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HMC661LC4B 和 HMC1061LC5 配合 ADC 使用的一般原則和程序

時間：2018-06-07 10:52 來源：Analog Devices 作者：

簡介

軟件定義無線電、雷達(dá)系統(tǒng)、電子戰(zhàn) (EW)、電子智能 (ELINT) 以及測試測量設(shè)備等各種應(yīng)用，需要帶寬為數(shù) GHz 的寬帶數(shù)據(jù)采集系統(tǒng)。理想情況下，系統(tǒng)設(shè)計(jì)人員希望能夠?qū)⑿盘栐?例如天線)直接連接到寬帶高動態(tài)范圍模數(shù)轉(zhuǎn)換器 (ADC) 進(jìn)行數(shù)字化。這些應(yīng)用中有很多涉及到子采樣，其中目標(biāo)信號是遠(yuǎn)高于 ADC 采樣率的高頻信號。這種方法的一個主要限制是當(dāng)前 ADC 通常沒有足夠的帶寬來支持這些超寬帶應(yīng)用。雖然有多種高速 ADC 提供增強(qiáng)的采樣速率，但其中能夠提供數(shù) GHz 以上輸入帶寬的則很少。此外，在超過超高頻 (UHF) 頻段的頻率，要保持良好的采樣線性度在技術(shù)上是非常困難的;當(dāng)信號頻率高于 1 GHz 或 2 GHz 時，目前多數(shù) ADC 的線性度會迅速降低。

使用 HMC661LC4B 或 HMC1061LC5 超寬帶采樣保持放大器可以克服這些限制，所述器件設(shè)計(jì)用于需要最大采樣帶寬、在寬帶寬內(nèi)具有高線性度和低噪聲的微波數(shù)據(jù)轉(zhuǎn)換應(yīng)用。HMC661LC4B 提供 18 GHz 輸入帶寬和出色的寬帶線性度，可用作 ADC 前端的外部主采樣器。在 HMC661LC4B 中進(jìn)行擴(kuò)展帶寬采樣后，低帶寬保持輸出波形便可由一個帶寬低很多的 ADC 處理。HMC1061LC5 是 HMC661LC4B 采樣保持放大器的雙列版本。

ADC 在高輸入頻率時的線性度局限也得到解決，因?yàn)榻⒑蟮牟蓸颖３址糯笃鞑ㄐ问抢?ADC 的最佳基帶線性度進(jìn)行處理。另外，HMC661LC4B 的隨機(jī)采樣抖動非常低 (<70fs)，因此在高微波信號頻率下抖動引起的信噪比 (SNR) 降幅極小。此抖動明顯優(yōu)于當(dāng)前可用 ADC 的典型抖動。其結(jié)果是輸入帶寬從根本上得以擴(kuò)展，高頻線性度顯著改善，并且與 ADC 單獨(dú)的性能相比，采樣保持放大器 ADC 組件的高頻 SNR 得到改進(jìn)。

本應(yīng)用筆記提供了關(guān)于 HMC661LC4B 配合高速 ADC 使用以增強(qiáng)其帶寬和高頻性能的指南。本應(yīng)用筆記介紹了采樣保持放大器的一般操作，以及關(guān)于實(shí)現(xiàn)器件最高性能的一般操作建議。本應(yīng)用筆記還說明了基于典型評估板的試驗(yàn)板組件的設(shè)置和時序調(diào)整，其將 HMC661LC4B 用作高速 ADC 的主采樣器。關(guān)于 HMC661LC4B 用于高速 ADC 的評估板設(shè)置時如何獲得高性能采樣保持放大器的示例，請參閱《模擬對話》文章“利用采樣保持放大器和 RF ADC 從根本上擴(kuò)展帶寬以突破 X 波段頻率”。

HMC661LC4B 采樣保持放大器說明和操作

HMC661LC4B 采樣保持放大器概述

HMC661LC4B 是一款單列 18 GHz 采樣保持放大器，適用于需要最大采樣帶寬、在超寬帶寬內(nèi)具有高線性度和低噪聲的微波數(shù)據(jù)轉(zhuǎn)換應(yīng)用。單個采樣保持放大器產(chǎn)生的輸出由兩個時間段組成。在輸出波形 (HMC661LC4B 的正差分時鐘電壓)的采樣模式間隔中，HMC661LC4B 成為一個單位增益放大器，在輸入帶寬和輸出放大器帶寬的約束下，它將輸入信號復(fù)制到輸出端。在正時鐘到負(fù)時鐘躍遷時，HMC661LC4B 以非常窄的采樣時間孔徑對輸入信號采樣，并且在負(fù)時鐘間隔內(nèi)，將輸出保持在一個相對恒定的代表采樣時刻信號的值。

關(guān)于關(guān)鍵性能參數(shù)，請參閱 HMC661LC4B 數(shù)據(jù)手冊。市面上的其他高速采樣保持放大器在滿量程輸入電平時帶寬性能會大幅下降，HMC661LC4B 則不同，在整個輸入電平范圍內(nèi)都能提供 18 GHz 采樣帶寬，滿量程差分輸入最高可達(dá) 1 V p-p，采樣速率最高可達(dá) 4 GSPS。該采樣保持放大器能在非常寬的帶寬范圍內(nèi)保持優(yōu)異的線性度，從直流到 5 GHz 以上且在滿量程輸入時，無雜散動態(tài)范圍 (SFDR) 為 56 dB 或更好。HMC661LC4B 的一個重要特性是具有適當(dāng)?shù)木€性階相關(guān)性(輸入電平降低 6 dB，則二階和三階諧波產(chǎn)物電平分別降低 12 dB 和 18 dB)。此特性對于利用數(shù)字信號處理 (DSP) 對信號進(jìn)行平均的設(shè)計(jì)人員尤其重要。這些用戶可以執(zhí)行后轉(zhuǎn)換處理來減少寬帶本底噪聲，并且可以通過調(diào)整輸入信號電平來獲得更高線性度。正如數(shù)據(jù)手冊所示，輸入電平降低到滿量程一半時，整個寬帶寬上可達(dá) 10 位或更好的線性度。

HMC661LC4B 提供直流耦合、差分信號輸入/輸出和差分時鐘輸入。所有輸入和輸出對于每個差分半電路都是 50 Ω 阻抗，并且它們以真正的以地為基準(zhǔn)的共模電壓電位工作。HMC661LC4B 采用符合 RoHS 標(biāo)準(zhǔn)的 4 mm × 4 mm QFN 無引腳陶瓷封裝。HMC661LC4B 是軟件定義無線電、軍用和商用雷達(dá)系統(tǒng)、EW、ELINT 系統(tǒng)應(yīng)用的理想選擇。HMC661LC4B 還可用于擴(kuò)頻處理、寬帶頻譜分析和高速數(shù)字/模擬測試儀器，包括數(shù)字采樣示波器。

HMC661LC4B 一般操作建議

有關(guān)工作條件的完整信息，請參閱 HMC661LC4B 數(shù)據(jù)手冊。為了方便讀者，本應(yīng)用筆記總結(jié)了關(guān)于器件操作的主要注意事項(xiàng)。

上電順序

如果從獨(dú)立電源提供偏置，建議電源啟動順序?yàn)?VCCOB、VCCOFx、VCCTHx、VCCCLKx、VEE 和 VEECLKx。如需要，VCCOB、VCCOFx、VCCTHx 和 VCCCLK 可以連接到一個 2 V 電源。

輸入信號驅(qū)動

為實(shí)現(xiàn)最佳效果，須以差分方式驅(qū)動輸入。輸入可以用單端方式驅(qū)動，但 HMC661LC4B 的線性度會下降。以單端方式驅(qū)動 HMC661LC4B 時，未使用的輸入須端接 50 Ω 電阻。

時鐘輸入

當(dāng) (CLKP – CLKN) 為高電平時，HMC661LC4B 處于采樣模式;當(dāng) (CLKP – CLKN) 為低電平時，器件處于保持模式。如可能，須以差分方式驅(qū)動時鐘輸入。若需要，可以用單端方式驅(qū)動時鐘輸入，但單端幅度和壓擺率須與差分驅(qū)動時建議的全差分幅度和壓擺率相似。未使用的輸入須端接 50 Ω 電阻。

在較低時鐘頻率時，HMC661LC4B 的采樣保持模式線性度會隨著時鐘功率而改變，如 HMC661LC4B 數(shù)據(jù)手冊所示。這是因?yàn)�，�?dāng)壓擺率低于臨界值時，線性度與時鐘過零壓擺率存在弱相關(guān)性。為獲得最佳線性度和抖動性能，建議使用大約 2 V/ns 至 4 V/ns (每個時鐘輸入)或更大的時鐘過零壓擺率。

對于正弦時鐘輸入，4 V/ns 對應(yīng)的每個差分半電路輸入的正弦時鐘功率為 -6 dBm(4 GHz 時)、0 dBm( 2 GHz 時)和 6 dBm(1 GHz 時)。無論時鐘頻率為何，推薦最小時鐘幅度為 -6 dBm (每個差分半電路輸入)。在較低時鐘頻率時，特別是在 1 GHz 以下時，建議使用方波時鐘以達(dá)到所需的壓擺率，而無需過大的時鐘幅度。

輸出

為獲得最干凈的輸出波形，須以差分方式檢測輸出。輸出阻抗為 50 Ω 阻性，返回到 VCCOB 電源。輸出級設(shè)計(jì)用于驅(qū)動每個差分半電路輸出上的 50 Ω 接地終端。HMC661LC4B 提供一個真正的以地為參考的共模電壓輸出，其典型值在地電壓的 ±50 mV 范圍內(nèi);但如果需要，可以稍微調(diào)整 VCCOB 電源以將輸出共模電壓電平精確微調(diào)至 0 V。

此外，根據(jù)以下近似關(guān)系調(diào)整 VCCOB 電源，可以在約 ±0.5 V 的范圍內(nèi)調(diào)節(jié)共模輸出電平：

VOCM = (VCCOB − 2)/2

其中：

VOCM 為輸出共模電壓。

VCCOB 可以在 1 V < VCCOB < 3 V 范圍內(nèi)變動。

在較低時鐘速率(例如小于 1 GHz )下工作時，用戶可將輸出濾波到比輸出放大器帶寬 7 GHz 低的帶寬，從而優(yōu)化信噪比 (SNR)。這種輸出濾波不會降低采樣前端噪聲(其已在信號樣本中捕獲，代表大部分采樣保持放大器噪聲，因?yàn)榍岸藥捿^寬)，但可減少輸出放大器的噪聲貢獻(xiàn)。用戶可將輸出濾波到仍然具有所需最大建立時間以支持所選時鐘速率的最低帶寬。通常，最佳帶寬是時鐘頻率的兩到三倍左右。假設(shè)時鐘速率為 350 MHz，使用一個噪聲帶寬為 1 GHz 的輸出濾波器，則相對于未濾波的輸出狀況，噪聲可以降低約 1 dB。

在時鐘邊沿，由于輸出放大器的帶寬很寬，輸出會有非常陡峭的躍遷。用戶須注意，芯片輸出端與負(fù)載之間的電纜如果較長，會引起頻率響應(yīng)滾降和消散，從而在輸出波形進(jìn)入負(fù)載的建立過程中產(chǎn)生具有相對較長時間常數(shù)的低幅度尾部。

在實(shí)驗(yàn)室環(huán)境下使用數(shù)英尺長輸出電纜時，負(fù)載效應(yīng)最為明顯，即便高質(zhì)量電纜也不例外。采樣保持放大器與負(fù)載之間的輸出電纜必須是 2 英尺或更短的高質(zhì)量電纜。

負(fù)載與 HMC661LC4B 之間的反射也會降低保持模式響應(yīng)性能。可以調(diào)整輸出電纜長度，以便在一定程度上降低反射干擾。一般而言，為使波形的保持模式部分中的反射干擾最小，電纜的往返傳輸時間須為時鐘周期的整數(shù)倍數(shù)。此電纜長度標(biāo)準(zhǔn)基本上應(yīng)根據(jù)以下情況來判斷：低電平雙傳輸反射時間與其提供的輸出波形對齊。當(dāng)采樣保持放大器在負(fù)載的 50 ps 或更短時間以內(nèi)時，短距離和/或傳輸時間使得反射時長與 HMC661LC4B 的近似建立時間相等，此時可獲得最佳性能。在 ADC 應(yīng)用中，采樣保持放大器必須盡可能靠近 ADC，以使采樣保持放大器輸出端與 ADC 輸入端之間路徑的反射效應(yīng)最小。

采樣保持 ADC 建立與時序

采樣保持 ADC 建立

HMC661LC4B 用作高速 ADC 主采樣器的典型實(shí)驗(yàn)室評估板設(shè)置如圖 1 所示。對于輸入和時鐘信號，必須使用抖動非常低的合成發(fā)生器，以使高信號頻率下抖動引起的本底噪聲性能降幅最小。5% 的小數(shù)帶寬帶通濾波器通過濾除非諧波雜散產(chǎn)物和寬帶噪聲(其會給信號和時鐘源帶來抖動)來凈化信號源。具有 17 GHz 帶寬的寬帶 Picosecond Pulse Labs 或同等分相器將單端輸入信號轉(zhuǎn)換為差分形式。需要 HMC-C004 寬帶放大器來充分放大信號和時鐘，以補(bǔ)償系統(tǒng)中的損耗。

如需要，可以將更傳統(tǒng)的低頻巴倫用于時鐘，因?yàn)闀r鐘被限制在一個低得多的頻率。可變延遲線恰當(dāng)?shù)貙?ADC 時鐘進(jìn)行定時，以便 ADC 對 HMC661LC4B 輸出波形的穩(wěn)定保持模式部分進(jìn)行采樣。采樣保持放大器和 ADC 之間使用隔直電容以實(shí)現(xiàn)單電源 ADC，因?yàn)?ADC 工作在通常由內(nèi)部提供的非零共模輸入電壓偏置電平。

另外，可以使用具有可變輸出共模電壓電平的直流耦合差分放大器來匹配 HMC661LC4B 和 ADC 的直流電平。HMC661LC4B 具有 0 V 標(biāo)稱共模輸出電平，但如果需要，它可以在 ±0.5 V 范圍內(nèi)進(jìn)行調(diào)整(有關(guān)詳細(xì)信息，請參閱 HMC661LC4B 數(shù)據(jù)手冊)。

如前所述，在實(shí)際系統(tǒng)應(yīng)用中使用 HMC661LC4B 時，最好將采樣保持放大器放置在靠近 ADC 的地方，以盡量減少器件之間信號互連的反射效應(yīng)傳輸時間。為將采樣保持放大器置于靠近 ADC 的地方，最佳辦法是設(shè)計(jì)一個定制電路板或混合電路，以將采樣保持放大器和 ADC 相鄰放置。在此情況下，在 ADC 時鐘信號路徑中設(shè)計(jì)一個固定延遲，以獲得 ADC 時鐘相對于采樣保持放大器輸出波形的正確時序。但正如本應(yīng)用筆記所示，只要 ADC 時鐘相對于采樣保持放大器時鐘適當(dāng)定時，帶同軸電纜互連的試驗(yàn)板型設(shè)置就能提供精確的性能。

圖 1.集成了 HMC661LC4B 采樣保持主采樣器和 ADC 評估板的 ADC 組件框圖

圖 2 為試驗(yàn)板設(shè)置的實(shí)物照片。采樣保持放大器評估板的差分輸出通過短 SMA (超小 A 型)電纜連接到 ADC 評估板輸入端的直流模塊。在測試的兩個時鐘頻率 (1 GSPS 和 1.6 GSPS) 下，選擇的電纜長度使得從采樣保持放大器芯片到 ADC 芯片的總傳輸時間大約為時鐘周期的某一整數(shù)倍，以使上述雙傳輸反射效應(yīng)引起的波形擾動最小化。

圖 2.HMC661LC4B 和 ADC 評估板的試驗(yàn)板設(shè)置

采樣保持 ADC 時序

采樣保持放大器 ADC 轉(zhuǎn)換組件正確操作的一個重要方面是建立 ADC 采樣相對于采樣保持放大器輸出波形的正確時序。ADC 采樣相對于采樣保持放大器的時序被稱為相對 ADC 時鐘延遲。為實(shí)現(xiàn)正常工作，ADC 必須對采樣保持放大器輸出波形中的保持模式輸出時間段的穩(wěn)定部分進(jìn)行采樣。盡管當(dāng) ADC 不正確地對采樣保持放大器的采樣模式輸出波形段進(jìn)行采樣時組件也能工作，但由于 ADC 采樣的是輸入信號的緩沖(但未采樣)單位增益版本，所以無法正確擴(kuò)展帶寬。實(shí)際上，ADC 是否在對保持模式時間段進(jìn)行采樣的主要指標(biāo)就是擴(kuò)展帶寬行為。如果復(fù)合組件顯示的帶寬更接近于 ADC 輸入帶寬，那么極有可能是時序調(diào)整不當(dāng)，ADC 正在對采樣保持放大器輸出波形的采樣模式部分進(jìn)行采樣。

如果將電路板傳輸線互連和外部電纜的各種傳播延遲以及采樣保持放大器和 ADC 內(nèi)部主要路徑的內(nèi)部群延遲列在一張表上，就可以精確計(jì)算相對ADC時鐘延遲。表 1 顯示了與詳細(xì)計(jì)算正確 ADC 時鐘時序相關(guān)的兩個主要的 HMC661LC4B 內(nèi)部群延遲：時鐘到保持節(jié)點(diǎn)延遲和保持節(jié)點(diǎn)到輸出樣本延遲。

表 1 中顯示的輸入信號到保持節(jié)點(diǎn)延遲不是 ADC 時鐘時序計(jì)算必須知道的量，列在此處僅供參考。此計(jì)算還需要一個重要參數(shù)，即 ADC 孔徑延遲，其定義為 ADC 內(nèi)部采樣點(diǎn)的時鐘延遲與 ADC 內(nèi)部采樣點(diǎn)的信號延遲之間的差值�？讖綍r間和試驗(yàn)板級互連延遲常常會掩蓋 HMC661LC4B 采樣保持放大器的較小延遲。

對于系統(tǒng)實(shí)現(xiàn)來說，這些計(jì)算通常是值得的，甚至是必要的(不過由于互連延遲要小得多，所以系統(tǒng)時序通常比試驗(yàn)板設(shè)置更容易)。如果 ADC 時鐘延遲(相對于采樣保持放大器時鐘)得到精確確定和實(shí)現(xiàn)，那么對所有時鐘頻率，只需一個 ADC 時鐘延遲就可以為相應(yīng)的組件正確定時。如果適當(dāng)?shù)难舆t僅在模時鐘周期內(nèi)實(shí)現(xiàn)(例如在一個時鐘周期內(nèi)具有適當(dāng)?shù)南辔�，但不是所需的最小延遲)，那么該設(shè)置僅對所使用的特定時鐘頻率有效。然而，對于實(shí)驗(yàn)室試驗(yàn)板設(shè)置，通常沒有必要詳細(xì)計(jì)算和設(shè)計(jì)所需的 ADC 時鐘延遲，因?yàn)槔?ADC 時鐘路徑中的可變延遲線，執(zhí)行一個簡單的算法就能快速求出正確的延遲，如表 1 所示。

表 1.用于時序計(jì)算的 HMC661LC4B 內(nèi)部群延遲

建立一種算法，利用 ADC 時鐘路徑中的可變延遲和 ADC 的快速傅里葉變換 (FFT) 輸出顯示來確定時序設(shè)置是可行的。在說明該過程之前，了解ADC的一些關(guān)鍵輸出性能參數(shù)與外部 HMC661LC4B 采樣保持放大器波形內(nèi)的采樣位置的依賴關(guān)系會很有幫助。圖 3 顯示了信號幅度、SFDR 和噪聲譜密度的延遲映射，它是 ADC 時鐘(ADC采樣點(diǎn))相對于 HMC661LC4B 和 ADC 組合的采樣保持放大器時鐘的相對延遲的函數(shù)。圖 3 所示數(shù)據(jù)是在 1 GSPS 采樣速率下獲取的。作為參考，圖中還指出了 HMC661LC4B 輸出波形采樣到保持轉(zhuǎn)換和保持到采樣轉(zhuǎn)換的大致時間位置。HMC661LC4B 保持模式限定在這些點(diǎn)之間，而采樣模式時間段落在這些點(diǎn)所限定的區(qū)域之外。當(dāng)組件的輸入頻率遠(yuǎn)遠(yuǎn)超出 ADC 帶寬時，這組曲線對理解延遲設(shè)置非常有用。圖 3 中繪制的是針對 5 GHz 輸入信號頻率的曲線，該頻率遠(yuǎn)遠(yuǎn)超出特定 ADC 的大約 2.8 GHz 帶寬。

圖 3.基波幅度和 SFDR 與相對延遲時間的關(guān)系

提供給 ADC 內(nèi)部采樣器的波形受 ADC 輸入信號帶寬的限制。ADC 內(nèi)部前端采樣保持放大器內(nèi)的頻帶限制會對 HMC661LC4B 輸出的尖銳波形轉(zhuǎn)換曲線進(jìn)行大幅度的修整。因此，圖 3 所示的延遲映射曲線也表現(xiàn)出該 ADC 頻帶限制所引起的修整轉(zhuǎn)換。使用一階近似，幅度曲線的 -3 dB 點(diǎn)大致對應(yīng)于 HMC661LC4B 輸出波形的采樣到保持和保持到采樣轉(zhuǎn)換的時間點(diǎn)。

對于超出 ADC 帶寬但在采樣保持放大器帶寬內(nèi)的信號頻率，檢查類似于圖 3 所示的延遲映射曲線，可以推斷出“信號基波幅度”部分、“SFDR” 部分和“噪聲”部分所述的關(guān)鍵行為。

信號基波幅度

當(dāng) ADC 對采樣保持放大器波形的保持模式進(jìn)行采樣時，獲得的是外部采樣保持放大器的帶寬。當(dāng) ADC 對采樣保持放大器波形的采樣模式進(jìn)行采樣時，獲得的是較小的 ADC 帶寬。由于這些點(diǎn)上的樣本沒有很好地加以定義，因此轉(zhuǎn)換區(qū)域中的樣本可能會導(dǎo)致基波信號幅度急劇降低。這種急劇降低效應(yīng)可以在圖 3 的基波幅度變化中觀察到，轉(zhuǎn)換點(diǎn)附近的幅度顯著減小。在采樣模式區(qū)域中，基波幅度平衡在一個恒定電平上，該電平代表該頻率下 ADC 輸入傳遞函數(shù)所產(chǎn)生的信號衰減。

SFDR

對于采樣放大器波形的大部分保持模式區(qū)域內(nèi)的 ADC 采樣，SFDR 相對穩(wěn)定。采樣時間最好是在保持模式快要結(jié)束時(此時波形早已建立)，但先于 ADC 頻帶限制引起的保持到采樣轉(zhuǎn)換修整區(qū)域。隨著時鐘頻率提高，優(yōu)化保持模式時間段中的采樣位置以實(shí)現(xiàn)最大 SFDR 變得更為重要。對于所測量的 ADC，合理的 ADC 采樣時間是相對于保持到采樣轉(zhuǎn)換點(diǎn)提前大約 120 ps。當(dāng)ADC采樣點(diǎn)進(jìn)入保持到采樣轉(zhuǎn)換區(qū)域時，SFDR 會迅速下降，因?yàn)樾盘枠颖驹谶@些轉(zhuǎn)換點(diǎn)處沒有很好地加以定義。

噪聲

圖 4 顯示，相對于在采樣模式段中進(jìn)行采樣，當(dāng)在保持模式波形段中采集 ADC 樣本時，噪聲譜密度會提高。

在總積分時域噪聲中也能觀察到噪聲譜密度提高。這種提高符合理論上的預(yù)期，因?yàn)楸３帜Ｊ絽^(qū)域中的 ADC 采樣反映了 HMC661LC4B 在整個 18 GHz 輸入帶寬上的采樣。從頻域角度看，采樣過程將整個帶寬上的噪聲折疊到低得多的帶寬中——僅一個奈奎斯特區(qū)間。從時域角度來看，可以將這種效應(yīng)視為采樣時刻樣本中有效捕獲到的瞬時前端噪聲;這會增加第一奈奎斯特區(qū)間的噪聲譜密度，ADC 會完全檢測到，因?yàn)樗湓谄漭斎霂拑?nèi)。另一方面，采樣模式區(qū)域中的采樣不反映 HMC661LC4B 的采樣。噪聲譜仍然出現(xiàn)在 18 GHz 的帶寬上，但 ADC 并不知曉 HMC661LC4B 采樣，而且在波形采樣模式部分中的 ADC 樣本沒有折疊效應(yīng)。此頻譜噪聲的大部分落在 ADC 帶寬之外，從而減少了檢測到的總噪聲。

對于 HMC661LC4B 輸出波形的保持模式區(qū)域中的 ADC 樣本，輸入噪聲帶寬為 18 GHz，而對于 HMC661LC4B 采樣模式中的 ADC 樣本，輸入噪聲帶寬為 ADC 輸入帶寬。例如，對于典型高速轉(zhuǎn)換器的 2 GHz 至 3 GHz 輸入帶寬，保持模式和采樣模式 ADC 樣本的噪聲水平存在 8 dB 到10 dB 的差異并不罕見。這種差異符合預(yù)期，因?yàn)閹挶却蠹s也是 8 dB 到 10 dB，故相對噪聲水平是指示 ADC 樣本時序區(qū)域的有用參數(shù)。

圖 4.頻譜噪聲密度 (VNF) 與相對延遲時間的關(guān)系

用于試驗(yàn)板設(shè)置的簡單采樣保持 ADC 時序步驟

使用“信號基波幅度”部分和 “SFDR” 部分中描述的特性時，可以通過一種直接了當(dāng)?shù)姆椒▉泶_定典型試驗(yàn)板設(shè)置中的 ADC 時鐘時序和優(yōu)化。以下程序使用 ADC 時鐘路徑中的可變延遲，以及 ADC FFT 頻譜提供的信息：

1. 利用任意 ADC 時鐘延遲和可變延遲設(shè)置采樣保持放大器 ADC 時序。相對于采樣保持放大器時鐘，利用任意 ADC 時鐘延遲(無需詳細(xì)計(jì)算)和可變延遲初步設(shè)置采樣保持放大器 ADC 時序�？勺冄舆t必須允許在至少半個時鐘周期內(nèi)進(jìn)行調(diào)整。將延遲的初始位置放在延遲范圍的中心。由于大多數(shù)長號型可變延遲線的基座誤差延遲是固定的，因此在采樣保持放大器時鐘和 ADC 時鐘路徑中使用相同的可變延遲會有所幫助，這樣兩條路徑中的固定基座誤差延遲得到均衡。當(dāng)為不依賴時鐘頻率的時序設(shè)置精確 ADC 時鐘延遲時，使用相同可變延遲非常有用，因?yàn)檫@種應(yīng)用不支持任何過大的模時鐘周期延遲。然后可以通過兩條延遲線或其中之一來調(diào)整相對 ADC 延遲。如果以差分方式驅(qū)動時鐘，則在巴倫和時鐘輸入之間的 HMC661LC4B 時鐘路徑中必須使用平衡長度的電纜。

2. 在 ADC 的帶寬之外，但在采樣保持放大器的帶寬以內(nèi)，施加一個接近滿量程的輸入信號。施加一個電平略低于 ADC 滿量程的輸入信號，其頻率遠(yuǎn)遠(yuǎn)超出 ADC 輸入帶寬，但在 HMC661LC4B 采樣保持放大器的帶寬以內(nèi)。對于 2 GHz 至 3 GHz 輸入帶寬的轉(zhuǎn)換器，5 GHz 頻率是一個不錯的選擇。

3. 觀察 FFT 頻譜并識別一階拍頻產(chǎn)物(基波)。給 ADC 和 HMC661LC4B 器件加電;觀察 ADC 輸出的 FFT 頻譜顯示并識別輸入信號外差所產(chǎn)生的一階拍頻產(chǎn)物，時鐘諧波采樣保持放大器將所得的拍頻產(chǎn)物置于第一奈奎斯特區(qū)間中。拍頻產(chǎn)物是目標(biāo)基波，其代表轉(zhuǎn)換后的信號幅度。例如，對于 1 GHz 的時鐘頻率和 5.049 GHz 的輸入信號頻率，下變頻的一階拍頻產(chǎn)物在 5.049 - 5(1) = 49 MHz。

4. 確定 ADC 采樣發(fā)生在外部采樣保持放大器輸出波形的采樣模式還是保持模式區(qū)域中。為確定 ADC 采樣發(fā)生在采樣模式還是保持模式區(qū)域中，須觀察基波幅度。如果獲得的信號接近滿量程，則 ADC 時鐘時序是對保持模式波形段進(jìn)行采樣，該組件表現(xiàn)出 HMC661LC4B 的擴(kuò)展帶寬。如果觀察到的信號幅度代表該頻率下從 ADC 輸入帶寬獲得的傳遞函數(shù)衰減，則 ADC 是在采樣模式波形段進(jìn)行采樣，并表現(xiàn)出 ADC 降低的帶寬。如果基波幅度的狀態(tài)存在不確定性，那么在一個小延遲范圍(例如 ±50 ps) 上初步映射幾個不同延遲點(diǎn)的幅度和噪聲，便可迅速判斷 ADC 采樣點(diǎn)是位于采樣到保持還是保持到采樣轉(zhuǎn)換上。如果采樣點(diǎn)位于轉(zhuǎn)換點(diǎn)上，則移動延遲以避開轉(zhuǎn)換區(qū)域，這樣樣本就會落在采樣模式或保持模式區(qū)域中。此外，映射半個時鐘周期上分布的幾個幅度和噪聲點(diǎn)可以快速幫助確定操作狀態(tài)和轉(zhuǎn)換位置。

5. 設(shè)置采樣保持放大器時鐘極性，將 ADC 樣本置于 HMC661LC4B 的保持模式。如果步驟 4 中 ADC 是在保持模式進(jìn)行采樣，則采樣保持放大器時鐘連接的相位可以保持不變。如果 ADC 是在采樣模式進(jìn)行采樣，則差分時鐘與采樣保持放大器的連接必須反向，以使采樣保持放大器與 ADC 之間的相對采樣延遲移動半個時鐘周期。差分時鐘連接變化將 ADC 采樣點(diǎn)置于保持模式波形段。如果移動采樣保持放大器的時鐘相位之后，幅度沒有增加到接近滿量程，則應(yīng)少量改變 ADC 時鐘延遲，同時進(jìn)行監(jiān)控，以判斷 ADC 采樣是否碰巧位于轉(zhuǎn)換點(diǎn)。

6. 識別保持到采樣轉(zhuǎn)換，并將 ADC 采樣點(diǎn)設(shè)置在相對于此點(diǎn)的采樣到保持和保持到采樣時間窗口的一半處。已知 ADC 采樣位于保持模式后，映射幾個點(diǎn)并逐漸增加 ADC 時鐘延遲，直至保持到采樣轉(zhuǎn)換的位置確定為止。對于一階，保持到采樣轉(zhuǎn)換發(fā)生在延遲映射幅度曲線的大約 -3 dB 點(diǎn)處。一旦確定了保持到采樣轉(zhuǎn)換，ADC 采樣點(diǎn)相對于此轉(zhuǎn)換便可提前，直至幅度和 SFDR 性能達(dá)到相對均衡的值。實(shí)現(xiàn)預(yù)期幅度和 SFDR 值的這個時間位置出現(xiàn)在相對于保持到采樣轉(zhuǎn)換提前 30 ps 到 150 ps 的地方，具體取決于 ADC 的輸入帶寬和由此導(dǎo)致的轉(zhuǎn)換帶限修整量。時間點(diǎn)的位置表示 ADC 采樣時間的可接受點(diǎn)。如果 ADC 相對延遲已設(shè)置為絕對最小值(沒有多余的模時鐘周期延遲)，那么該時序?qū)λ袝r鐘頻率都有效。如果 ADC 相對延遲僅有適當(dāng)?shù)南辔唬嘤嗟哪r鐘周期延遲，則當(dāng)改變時鐘頻率時，必須重新執(zhí)行定時過程。

結(jié)語

本應(yīng)用筆記討論了 HMC661LC4B 超寬帶采樣保持放大器及其作為高速 ADC 主采樣器以增強(qiáng)帶寬和線性度的應(yīng)用。本文介紹了將 HMC661LC4B 連接到 ADC 的一般原則，并提供了一個通過試驗(yàn)板設(shè)置中的時鐘定時確立適當(dāng) ADC 采樣時間的簡單系統(tǒng)化方法。

《模擬對話》文章“利用采樣保持放大器和 RF ADC 從根本上擴(kuò)展帶寬以突破 X 波段頻率”提供了 HMC661LC4B 用于具有高速 ADC 的評估板設(shè)置時可獲得的性能示例。