??? 半導(dǎo)體或芯片的90nm、65nm 、0.25um、0.18um等是IC工藝先進(jìn)水平的主要指標(biāo)。這些數(shù)字表示制作半導(dǎo)體或芯片的技術(shù)節(jié)點（technologynode），也稱作工藝節(jié)點。IC生產(chǎn)工藝可達(dá)到的最小導(dǎo)線寬度,實際物理意義有“半節(jié)距”、“物理柵長”、“制程線寬”等。線寬越小, 集成的元件就越多，在同一面積上就可以集成更多電路單元，同時功耗也越低。但是隨著線寬縮小，需要的工藝設(shè)備越來越復(fù)雜，設(shè)計難度也增加，相應(yīng)增加了成本，這方面需要綜合考慮。

??? 半導(dǎo)體業(yè)界通常使用“半節(jié)距”、“物理柵長（MOS管柵極的長度）”和“結(jié)深”等參數(shù)來描述芯片的集成度，這些參數(shù)越小，芯片的集成度越高。舉個例子，某種芯片采用90nm工藝，其中半節(jié)距為90nm，而晶體管的物理柵長為37nm。半節(jié)距（half-pitch），是指芯片內(nèi)部互聯(lián)線間距離的一半，也即光刻間距的一半。由于歷年來每一個新的技術(shù)節(jié)點總是用于制造DRAM芯片，因此最新的技術(shù)節(jié)點往往是指DRAM的半節(jié)距。另外，在技術(shù)文章中還有兩種與“半節(jié)距”意義相近的表達(dá)方式，就是“線寬”、“線距”和“特征尺寸”，如果線寬等于線距，則半節(jié)距就等于線寬、線距，它們不過是對同一個數(shù)據(jù)的不同表達(dá)。

??? 一旦到納米級的時候由于芯片功耗的不斷增加，互連線上的電流密度也越來越大，有可能造成了細(xì)線上的電遷移現(xiàn)象。在芯片制造過程中晶體管的柵極聚集的電荷可能會使柵擊穿即產(chǎn)生天線效應(yīng)?；ミB線間的耦合電容的存在會導(dǎo)致一條線上的信號跳變時引起另一條線的信號穩(wěn)定性，即發(fā)生串?dāng)_現(xiàn)象。

??? 下面我們來了解一下0.35um的工藝和0.18um的工藝區(qū)別，其工藝區(qū)別主要在前端。比較如下：

工藝尺寸

隔離方式

SAB

GATE生長

金屬層

電容

gate

0.18um

STI

CO

不用DOPE

5M以上

PIP

長摻雜poly

0.35um

local

TI

用DOPE

2P3/2P4M

MIM

不長poly

0.18用了STI，0.35的話可以用local的方法進(jìn)行隔離；

0.18用CO做SAB，0.35的是用的TI；

0.18的GATE生長是不用DOPE的，在后續(xù)S/D的時候一起打了，0.35的話是DOPE的；

然后0.18的金屬層要比0.35的多一些.一般看到0.35的都是2P3或者2P4M的，0.18的話一般都是5M以上了，還有就是0.35多用PIP做電容，0.18的話多用MIM做電容。

0.18gate下長一層沒有參雜的poly，再注入雜質(zhì)，這樣可以精確的控制poly的電性參數(shù)。0.35gate直接長參雜的poly，因為0.35對poly的電性參數(shù)的要求不是很高。

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關(guān)于中芯國際0.18um工藝的問題

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1.中芯國際公司的SMIC 0.18um工藝，上面明白寫著有5V的工藝，而為什么在我這個庫里面沒有5V的管子，因為我這個是logic signal的庫嗎，還有一個Mix-signal庫嗎？
答：0.18um logic/mix-signal baseline 的工藝為1.8V/3.3V
? ???在baseline 的工藝有 5V tolerance 的 ESD I/O
? ? 另外有 0.18um Logic 1P6M(1P5M,1P4M) Salicide 1.8V/5V or??1.8V/5.5V Ultra Low Leakage (ULL) process? ?及 1.8V/5.5V/32V High-Voltage LDMOS process


2.在工藝中有native NMOS和Medium NMOS，看了這么模型和正常MOS管如n18的參數(shù)進(jìn)行比較，主要區(qū)別在于閾值電壓的不同，能提供一些native NMOS和Medium NMOS的應(yīng)用情況嗎？

Native device 及 Medium device 會用在 low-volage 或 low-power 電路
? ? 其中Native device 不需要額外的 Mask, 而 Medium device 則需要額外的 Mask.

3.管子的工作電壓問題！比如3.3V IO PMOS MODEL中的管子長期正常工作電壓在是要保證源漏、柵源、漏襯等各個兩端電壓不超過3.3的10%左右，請問這個在哪兒可以查到，只有去問 foundry了嗎？這些電壓的大小與工藝的什么有關(guān)，是不是工藝定了，對于一個特定的管子3.3V IO PMOS MODEL就不能改變這些了。管子的齊納擊穿電壓和雪崩擊穿電壓又怎么查？我記得這個是用軟件可以測出來，不過foundry也應(yīng)該給這個數(shù)據(jù)，對嗎？

3. 3V IO MOS 的規(guī)格, 可以參考 foundry 給 ESD IO datasheet 或 foundry 工廠的 reliability report.