隨著物聯(lián)網(wǎng)和5G技術(shù)的快速發(fā)展，通信網(wǎng)絡(luò)中待傳輸?shù)臄?shù)據(jù)量急劇增加，因此人們對數(shù)據(jù)傳輸速率提出了更高的要求。由于并行傳輸接口(CMOS和LVDS)存在板級布線復(fù)雜、封裝引腳數(shù)較多、線間串?dāng)_大、功耗大等問題，已不能滿足高速數(shù)據(jù)傳輸?shù)男枨?。在此背景下，微電子產(chǎn)業(yè)的領(lǐng)導(dǎo)標(biāo)準(zhǔn)機(jī)構(gòu)JEDEC協(xié)會發(fā)布了JESD204接口標(biāo)準(zhǔn)，實(shí)現(xiàn)了數(shù)據(jù)轉(zhuǎn)換器(ADC/DAC)與數(shù)據(jù)處理器件(FPGA/ASIC)之間的高速通信。本文簡要梳理了數(shù)據(jù)通信接口的發(fā)展歷史，并介紹了JESD204規(guī)范如何使電路路由與裝置互連設(shè)計(jì)變得更簡單。

高速率與低功耗驅(qū)動，從CMOS數(shù)據(jù)總線到JESD204標(biāo)準(zhǔn)

數(shù)據(jù)轉(zhuǎn)換器的產(chǎn)品處于不斷演進(jìn)中，隨著位深和采樣速率的增加，數(shù)據(jù)輸入與輸出也變得越來越困難。十年或二十年前，高速轉(zhuǎn)換器的采樣速率不超過100 MSPS，因此使用TTL或CMOS并行數(shù)據(jù)總線就足夠了。

然而，速度一旦突破100 MSPS，便不再能夠維持這種單端信號的建立與保持時(shí)間。為了提升速度，高速轉(zhuǎn)換器轉(zhuǎn)而采用差分信號，LVDS開始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的首選。不過，轉(zhuǎn)換器的速度和分辨率以及對更低功耗的要求使得CMOS和LVDS也不是很適合轉(zhuǎn)換器。CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導(dǎo)致更高的功耗，雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的最高速度受到了限制，這是由于驅(qū)動器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個(gè)數(shù)據(jù)時(shí)鐘同步所致。

與此同時(shí)，在轉(zhuǎn)換器分辨率和采樣率不斷提升的情況下，使用CMOS和LVDS輸出所需要的引腳數(shù)也大大增多，對于器件設(shè)計(jì)的增加效率、降低功耗、減小封裝尺寸限制挑戰(zhàn)都會隨之增加。

2006年4月，JESD204最初版本發(fā)布，該版本描述了轉(zhuǎn)換器和接收器(通常是FPGA或ASIC)之間數(shù)Gb的串行數(shù)據(jù)鏈路，采用具有JESD204接口的電流模式邏輯(CML)輸出驅(qū)動器開始用于新一代轉(zhuǎn)換器中。不同于CMOS或LVDS傳輸?shù)牟⑿袛?shù)據(jù)模式，由于CML驅(qū)動器采用的接口通常為串行接口，增加引腳數(shù)的要求與CMOS或LVDS相比要小得多。在恒定電流模式下總功耗會降低。此外，由于也采用了差分信號，CML驅(qū)動器同樣對共模噪聲具有良好的耐受能力。這些特性對于克服許多高速ADC應(yīng)用的系統(tǒng)尺寸和成本限制非常重要，廣泛應(yīng)用于包括無線基礎(chǔ)設(shè)施、收發(fā)器架構(gòu)、軟件定義無線電、便攜式儀器儀表、醫(yī)療超聲設(shè)備、雷達(dá)和安全通信等在內(nèi)的領(lǐng)域。

引腳數(shù)比較——200 MSPS ADC

JESD204標(biāo)準(zhǔn)的進(jìn)一步演進(jìn)

在 JESD204的最初版本中，串行數(shù)據(jù)鏈路被定義為一個(gè)或多個(gè)轉(zhuǎn)換器和接收器之間的單串行通道。下圖給出了圖形說明，圖中的通道代表 M 轉(zhuǎn)換器和接收器之間的物理接口，該接口由采用CML驅(qū)動器和接收器的差分對組成。幀時(shí)鐘同時(shí)路由至轉(zhuǎn)換器和接收器，并為器件間的JESD204鏈路提供時(shí)鐘。通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負(fù)載阻抗定義為100Ω ±20%。差分電平定義為標(biāo)稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V。

JESD204最初標(biāo)準(zhǔn)

當(dāng)JESD204標(biāo)準(zhǔn)越來越受歡迎時(shí)，人們開始意識到該標(biāo)準(zhǔn)需要修訂以支持多個(gè)轉(zhuǎn)換器下的多路、對齊的串行通道，以滿足轉(zhuǎn)換器日益增長的速度和分辨率。這種認(rèn)識促成了JESD204第一個(gè)修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個(gè)轉(zhuǎn)換器下的多路對齊串行通道的能力。該版本所支持的通道數(shù)據(jù)速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘和電氣接口規(guī)范。增加了對多路對齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達(dá)到3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。下圖以圖形表示JESD204A版本中增加的功能，即支持多通道。

JESD204A規(guī)范

JESD204標(biāo)準(zhǔn)和修訂后的JESD204A標(biāo)準(zhǔn)在性能上都比老的接口標(biāo)準(zhǔn)要高，但它們依然缺少一個(gè)關(guān)鍵因素，即沒有定義可確定性設(shè)置轉(zhuǎn)換器延遲和串行數(shù)字輸入/輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導(dǎo)致了該標(biāo)準(zhǔn)的第二個(gè)版本JESD204B的正式發(fā)布。該標(biāo)準(zhǔn)中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。此外，支持的數(shù)據(jù)速率也提升到12.5 Gbps，并劃分器件的不同速度等級。此修訂版標(biāo)準(zhǔn)使用器件時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。

JESD204B規(guī)范

隨著技術(shù)的不斷發(fā)展，JESD204標(biāo)準(zhǔn)下的最新版本JESD204C于2017年底發(fā)布，以繼續(xù)支持當(dāng)前和下一代多千兆數(shù)據(jù)處理系統(tǒng)性能要求的上升趨勢。JESD204C 小組委員會為該標(biāo)準(zhǔn)的新修訂版制定了新的高水平目標(biāo)：提高通道速率以支持更高帶寬應(yīng)用的需求，提高有效載荷傳輸?shù)男?，改進(jìn)鏈路穩(wěn)健性。JESD204C雖然傳輸層與JESD204B無異，但物理層卻發(fā)生了相當(dāng)大的變化。此外，JESD204C已將通道速率上限提高到32 Gbps，早期版本中確定的312.5 Mbps下限則保持不變。

數(shù)據(jù)接口類對應(yīng)的通道數(shù)據(jù)速率

總結(jié)展望

采用JESD204各版本規(guī)范的設(shè)計(jì)數(shù)量與日俱增，并且涉及諸多前沿市場。在數(shù)據(jù)通信接口標(biāo)準(zhǔn)的演進(jìn)過程中，ADI公司預(yù)見到了推動轉(zhuǎn)換器數(shù)字接口向JESD204發(fā)展的趨勢，作為JEDEC JESD204標(biāo)準(zhǔn)委員會的創(chuàng)始成員，ADI公司同時(shí)開發(fā)出了兼容的數(shù)據(jù)轉(zhuǎn)換器技術(shù)和工具，并推出了全面的產(chǎn)品路線圖，從而全力幫助客戶充分利用這一重大接口技術(shù)突破：AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC，集成JESD204接口;AD9644和AD9641是14位、80 MSPS/ 155 MSPS、雙通道/單通道ADC，集成JESD204A接口。DAC這塊，AD9128是一款雙通道、16位、1.25 GSPS DAC，集成JESD204A接口……

如今，在數(shù)字化與智能化的浪潮下，許多數(shù)據(jù)密集型行業(yè)應(yīng)用持續(xù)突破數(shù)據(jù)傳輸速率界限，系統(tǒng)設(shè)計(jì)也越來越復(fù)雜，對轉(zhuǎn)換器性能要求也越來越高。相信JESD204標(biāo)準(zhǔn)能夠進(jìn)一步調(diào)整和演進(jìn)，滿足更多面向未來新設(shè)計(jì)的需要。