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基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)
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基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)[圖]
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基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)
0 引 言 本系統(tǒng)以AD7892SQ和CPLD(復(fù)雜可編程邏輯器件)為核心設(shè)計(jì)了一個(gè)多路信號(hào)采集電路，包括模擬多路復(fù)用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語(yǔ)言Verilog HDL編程，通過(guò)采用CPLD使數(shù)據(jù)采集的實(shí)時(shí)性得到
