全掃描設(shè)計(jì)時(shí)電路中的所有觸發(fā)器都用特殊設(shè)計(jì)的具有掃描功能的觸發(fā)器代替，使其在測(cè)試時(shí)鏈接成一個(gè)或幾個(gè)移位寄存器鏈。這樣，電路分成了可以分別進(jìn)行測(cè)試的純組合電路和移位寄存器，電路中的所有狀態(tài)可以直接從原始輸入和輸出端得到控制和觀察。

這樣的設(shè)計(jì)將時(shí)序電路的測(cè)試生成簡(jiǎn)化成組合電路的測(cè)試生成，由于組合電路的測(cè)試生成算法目前已經(jīng)比較完善，并且在測(cè)試自動(dòng)生成方面比時(shí)序電路的測(cè)試生成容易得多，可通過EDA 軟件的ATPG工具自動(dòng)生成高覆蓋率的測(cè)試Pattern，因此大大降低了測(cè)試生成的難度。下圖為用掃描類型觸發(fā)器替換前后電路結(jié)構(gòu)示意圖：

如上圖所示：對(duì)于Combination Logic Block1 來(lái)說，在掃描設(shè)計(jì)之前其輸入a非原始輸入，而是由觸發(fā)器F1 的輸出端控制，輸出端c 也非原始輸出端，此Block的可控性和可觀察性都較差。

在掃描替換之后，電路中的所有觸發(fā)器都用具有掃描功能的觸發(fā)器代替，此

類型觸發(fā)器與普通觸發(fā)器的不同之處在于其數(shù)據(jù)輸入端增加了一2 選1 MUX，通過測(cè)試狀態(tài)控制信號(hào)SE進(jìn)行輸入選擇。

當(dāng)電路處于測(cè)試狀態(tài)時(shí)SE 選擇掃描輸入SI 作為觸發(fā)器的輸入數(shù)據(jù)，觸發(fā)器鏈接成一個(gè)移位寄存器鏈（如上圖中紅色鏈路）。這樣，電路分成了可以進(jìn)行分別測(cè)試的純組合電路Combination Logic1、Combination Logic2，和移位寄存器鏈F1、F2、F3。

以上圖為例，對(duì)于移位寄存器鏈F1、F2、F3的測(cè)試只需從SI1 端加入‘0_1_0’

這樣十分簡(jiǎn)短的測(cè)試Pattern 便可保證覆蓋完全；

對(duì)于純組合電路Combination Logic1來(lái)說，其所有輸入信號(hào)的狀態(tài)可以直接從原始輸入（PI2）和移位寄存器F1 輸出端（F1/Q）加以控制，其所有輸出信號(hào)的狀態(tài)可以直接從原始輸出（PO1）和移位寄存器F2 輸入端（F2/DI）觀察到。而其測(cè)試生成則可用目前已經(jīng)比較完善的組合電路測(cè)試生成算法，通過EDA 軟件的ATPG工具自動(dòng)生成高覆蓋率的測(cè)試Pattern ；同樣可完成對(duì)組合電路Combination Logic2 的測(cè)試。

節(jié)選自文獻(xiàn)：《ASIC 可測(cè)試性設(shè)計(jì)技術(shù)》

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