2 系統(tǒng)總體設(shè)計(jì)方案
    圖1給出系統(tǒng)總體設(shè)計(jì)方框圖，它由單片機(jī)、現(xiàn)場(chǎng)可編程門陣列(FPGA)及其外圍的模擬部分組成。在FPGA的內(nèi)部數(shù)字部分中，利用FPGA內(nèi)部的總線控制模塊實(shí)現(xiàn)與鍵盤掃描、液晶控制等人機(jī)交互模塊的通信，并在單片機(jī)與系統(tǒng)工作總控制模塊之間的交互通信中起橋梁作用。系統(tǒng)工作總控制可統(tǒng)一控制各個(gè)時(shí)序模塊；各時(shí)序模塊用于完成相應(yīng)的控制功能。在模擬部分中，利用無(wú)源低通濾波器及放大電路，使AD9851型DDS模塊的輸出信號(hào)成為正弦波和FM調(diào)制信號(hào)；再利用調(diào)幅電路，使FPGA內(nèi)部DDS模塊產(chǎn)生的信號(hào)與AD9851輸出的載波信號(hào)變?yōu)檎{(diào)幅信號(hào)，同時(shí)在基帶碼控制下通過(guò)PSK/ASK調(diào)制電路得到PsK和ASK信號(hào)。最后，各路信號(hào)選擇通道后，經(jīng)功率放大電路驅(qū)動(dòng)50Ω負(fù)載。

3 理論分析與計(jì)算
3．1 調(diào)幅信號(hào)
    調(diào)幅信號(hào)表達(dá)式為：

   
式中：ω0t，ωt分別為調(diào)制信號(hào)和載波信號(hào)的角頻率；MA為調(diào)制度。
    令V(O)=Vocos(ω0t)，V(ω)=MAcos(ωt)，則V(t)=V(O)+V(O)V(ω)。故調(diào)幅信號(hào)可通過(guò)乘法器和加法器得到；通過(guò)改變調(diào)制信號(hào)V(ω)的幅值改變MA，V(ω)的范圍為0．1～l V，MA對(duì)應(yīng)為10％~100％。
3．2 調(diào)頻信號(hào)
    采用DDS調(diào)頻法產(chǎn)生調(diào)頻信號(hào)，具體實(shí)現(xiàn)方法：通過(guò)相位累加器和波形存儲(chǔ)器在FPGA內(nèi)部構(gòu)成一個(gè)DDS模塊，用于產(chǎn)生1 kHz的調(diào)制信號(hào)。其中，波形存儲(chǔ)器的數(shù)據(jù)即為調(diào)制信號(hào)的幅度值。將這些表示幅度值的數(shù)據(jù)直接與中心頻率對(duì)應(yīng)的控制字相加，即可得到調(diào)頻信號(hào)的瞬時(shí)頻率控制字，再按調(diào)制信號(hào)的頻率切換這些頻率控制字，即可得到與DDS模塊輸出相對(duì)應(yīng)的調(diào)頻信號(hào)。
3．3 PSK和ASK信號(hào)
    ASK信號(hào)是振幅鍵控信號(hào)，可用一個(gè)多路復(fù)用器實(shí)現(xiàn)。當(dāng)控制信號(hào)為1時(shí)，選擇載波信號(hào)輸出；當(dāng)控制信號(hào)為0時(shí)，不選擇載波信號(hào)輸出；當(dāng)控制信號(hào)由速率為10 Kb／s的數(shù)字脈沖序列給出時(shí)，可以產(chǎn)生ASK信號(hào)。PSK信號(hào)是移相鍵控信號(hào)，這里只產(chǎn)生二相移相鍵控，即BPSK信號(hào)。它的實(shí)現(xiàn)方法與ASK基本相同，只是在控制信號(hào)為0時(shí)，選擇與原載波信號(hào)倒相的輸出信號(hào)，該倒相信號(hào)可由增益倍數(shù)為l的反相放大電路實(shí)現(xiàn)。

4 主要功能電路設(shè)計(jì)
    圖2給出調(diào)幅電路。它采用ADI公司的乘法器AD835實(shí)現(xiàn)。該器件內(nèi)部自帶加法器，可直接構(gòu)成調(diào)幅電路。圖3給出PSK／ASK電路。它主要由多路復(fù)用器和移相器構(gòu)成。其中，移相器采用Maxim公司的高速運(yùn)算放大器MAX477所構(gòu)成的反相放大電路實(shí)現(xiàn)，多路復(fù)用器采用ADI公司的AD7502。當(dāng)兩條通道選擇控制線A1AO為ll時(shí)，輸出原信號(hào)；當(dāng)A1A0為00時(shí)，輸出原信號(hào)的反相信號(hào)；當(dāng)A1A0為01時(shí)，無(wú)信號(hào)輸出。這樣只要FPGA按固定速率通過(guò)Al和AO兩條控制線給出基帶序列信號(hào)，就能相應(yīng)輸出PSK和ASK信號(hào)。

    FPGA內(nèi)部DDS調(diào)頻電路由分頻器、累加器、ROM和AD985l時(shí)序控制電路構(gòu)成。分頻器用于得到20 kHz的信號(hào)，作為AD985l控制字的切換頻率；ROM中存儲(chǔ)了1 kHz的正弦波表，接收累加器給出的控制字切換信號(hào)，同時(shí)向AD985l時(shí)序控制模塊發(fā)送頻偏控制字；AD985l時(shí)序控制電路根據(jù)中心頻率并結(jié)合頻偏控制字向AD985l器件發(fā)送頻率控制字，以實(shí)現(xiàn)DDS調(diào)頻。

    功率放大電路由ADI公司的高速運(yùn)算放大器AD811和T1公司的緩沖器BUF634構(gòu)成，如圖4所示。AD8ll采用同相放大器接法，將輸入信號(hào)放大到電壓峰峰值為6 V；后級(jí)緩沖電路用于提供足夠的輸出電流，使負(fù)載的輸出電壓峰值穩(wěn)定在6 V。由于AD81l的輸出電流較大，所以在AD811與緩沖器之間串接了一只l kΩ的電阻用于限流。電路調(diào)試時(shí)發(fā)現(xiàn)．輸出高頻信號(hào)有衰減。經(jīng)過(guò)分析獲知，主要原因在于后級(jí)緩沖器有8 pF的等效輸入電容(見(jiàn)圖4中虛線)，該電容影響電路的高頻響應(yīng)。于是在AD811輸出與BUF634輸入之間接入了 一只330nF的補(bǔ)償電容，補(bǔ)償后的電路高頻響應(yīng)效果良好。

5 系統(tǒng)軟件設(shè)計(jì)
    該系統(tǒng)軟件采用結(jié)構(gòu)化和層次化的設(shè)計(jì)方法。前者指相應(yīng)的基本功能模塊利用底層處理子程序所處理的數(shù)據(jù)，向上層全功能模塊提供處理后的數(shù)據(jù)；后者指利用前者的接口完成該模塊功能。最后由主程序調(diào)用全功能模塊構(gòu)建系統(tǒng)。圖5給出程序流程圖。

    整個(gè)程序以按鍵中斷為主線，分為正弦波、調(diào)幅波、調(diào)頻波、鍵控波4種輸出模式和1個(gè)復(fù)位模式。在不同的模式下分別執(zhí)行相應(yīng)的子程序，最后分別向FPGA寫入相應(yīng)的控制字。

6 測(cè)試數(shù)據(jù)
    該系統(tǒng)測(cè)試主要由高頻毫伏表、頻率計(jì)、示波器完成。其中，高頻毫伏表測(cè)試輸出信號(hào)峰值；頻率計(jì)測(cè)試輸出信號(hào)的頻率；示波器用于測(cè)試正弦波、調(diào)幅波、調(diào)頻波、PSK以及ASK等信號(hào)波形。這里選取1 kHz，lO kHz，100 kHz，l MHz和10 MHz這5個(gè)頻率點(diǎn)對(duì)正弦信號(hào)發(fā)生器進(jìn)行測(cè)試，將實(shí)際頻率與預(yù)置頻率相比較，得到各頻率點(diǎn)的相對(duì)誤差均小于0．05‰。其中100 kHz和10 MHz處的相對(duì)誤差小于0．02‰；5個(gè)頻率點(diǎn)所對(duì)應(yīng)正弦信號(hào)的電壓峰值分別為6．28 V，6．25 V，6．10 V，5．90 V，5．60 V。

7 結(jié)語(yǔ)
    該系統(tǒng)較好地完成了預(yù)期的各項(xiàng)功能和指標(biāo)。正弦波的輸出頻率范圍為l kHz～10 MHz，在其內(nèi)頻率穩(wěn)定度為10～4；調(diào)頻波的輸出頻率范圍為100 kHz～10 MHz，在其內(nèi)最大頻偏可分為5 kHz／10 kHz二級(jí)程控調(diào)節(jié)；調(diào)幅波的輸出頻率范圍為l~10 MHz，在其內(nèi)調(diào)制度可在10％~100％之間程控調(diào)節(jié)，且步進(jìn)為10％；ASK及PSK信號(hào)則通過(guò)移相電路和多路復(fù)用器的結(jié)合，在FPGA給出的基帶序列信號(hào)控制下產(chǎn)生。