2 帶隙基準(zhǔn)電源的電路結(jié)構(gòu)
2．1 帶隙基準(zhǔn)電源核心電路
    帶隙基準(zhǔn)電源的原理是將兩個(gè)具有相反溫度系數(shù)(TCs)的量以適當(dāng)?shù)臋?quán)重相加，其結(jié)果顯示為零溫度系數(shù)。例如：對(duì)于隨溫度向相反方向變化的電壓V1和V2，選取α1和α2，使得αaV1/aT+α2aV2/aT=0。這樣可得到具有零溫度系數(shù)的電壓基準(zhǔn)：Vref=α1V1+α2V2。
    通常，帶隙基準(zhǔn)電路采用雙極晶體管實(shí)現(xiàn)，其基極一發(fā)射極電壓Vbe具有負(fù)溫度系數(shù)，而熱電壓(Vt=KT/q)具有正溫度系數(shù)。圖1給出利用雙極晶體管產(chǎn)生的一個(gè)零溫度系數(shù)基準(zhǔn)。其輸出電壓Vref=Vbe+KVt(K是玻爾茲曼常量，Vt為熱電壓)。

2．2 帶隙基準(zhǔn)啟動(dòng)電路
    在與電源無(wú)關(guān)的偏置電路中有一個(gè)很重要的問(wèn)題就是存在“簡(jiǎn)并”偏置點(diǎn)。因此需要在電路中增加啟動(dòng)電路。以驅(qū)使電路擺脫“簡(jiǎn)并”偏置點(diǎn)。圖2給出簡(jiǎn)單的偏置電路。當(dāng)電源上電時(shí)，所有晶體管的傳輸電流均為零。

    圖3給出帶自啟動(dòng)特性的偏置電路。圖中增加了二極管連接器件VM5。上電時(shí)VM5提供了從VDD經(jīng)VM0，VM5，VM2及R0到地的電流通路，使電路不再保持關(guān)斷，從而擺脫了“簡(jiǎn)并”點(diǎn)。一旦電路正常工作，啟動(dòng)電路中各支路都沒(méi)有電流通過(guò)，不會(huì)引起額外功耗。為了仔細(xì)分析和模擬啟動(dòng)問(wèn)題，不僅在直流掃描仿真中要求電源電壓從零伏開(kāi)始上升．而且在瞬態(tài)仿真中也要求電源電壓從零伏開(kāi)始上升。另外，還必須在每個(gè)電源電壓下檢查電路特性。在較為復(fù)雜的電路中，可能存在不止一個(gè)“簡(jiǎn)并”點(diǎn)。

3 提出的帶隙基準(zhǔn)電路
3．1 啟動(dòng)電路實(shí)現(xiàn)
    由于電路采用共源共柵結(jié)構(gòu)，因此為了防止電路工作在零偏置點(diǎn)，增加啟動(dòng)電路，使A6節(jié)點(diǎn)偏置，注入電流也可使電路擺脫“簡(jiǎn)并”點(diǎn)而正常工作。圖4給出帶隙基準(zhǔn)電壓源電路。VDD經(jīng)VM6，VM7，VM12為一條到地通路，A4節(jié)點(diǎn)拉高，經(jīng)過(guò)反相器，A5節(jié)點(diǎn)為低，使VM8啟動(dòng)并向A6節(jié)點(diǎn)注入電流，從而使核心電路擺脫零偏置開(kāi)始工作，完成啟動(dòng)。當(dāng)電路開(kāi)始正常工作時(shí)，VM5經(jīng)過(guò)VM4的鏡像電流，使A3節(jié)點(diǎn)拉高。當(dāng)VM13啟動(dòng)后，A4節(jié)點(diǎn)拉低，A5節(jié)點(diǎn)經(jīng)反相為高，促使VM8關(guān)斷，啟動(dòng)電路停止工作。
3．2 核心電路實(shí)現(xiàn)方法
    圖4給出帶隙基準(zhǔn)電壓源電路。該電路的核心，是通過(guò)采用共源共柵結(jié)構(gòu)保證了A1和A2節(jié)點(diǎn)的電壓相等，因而在一定程度上增加了整個(gè)電路的電源抑制比。假設(shè)VM3和VM4，VM9和VM10均為寬長(zhǎng)比相等的對(duì)管，則采用共源共柵結(jié)構(gòu)，可使流過(guò)雙極晶體管VQ1的電流等于流過(guò)雙極晶體管VQ2的電流，即I1=I2。由此可得：

式中：Is為飽和電流；Vbe為雙極晶體管的基極一發(fā)射極正偏電壓Vbe=Vtln(I/Is)；V1=KT/q；K為玻爾茲曼常量；T為絕對(duì)溫度；q為電子電荷。
    依據(jù)Vbe和Vt的溫度系數(shù)，選擇合適的Vt系數(shù)，以得到零溫度的基準(zhǔn)系數(shù)。在該電路中取VQ1，VQ2的發(fā)射結(jié)面積之比為8：1，即IS1/IS2=8。
3．3 反饋回路
    在帶隙基準(zhǔn)電源電路中增加負(fù)反饋回路會(huì)增加系統(tǒng)輸出的穩(wěn)定性，并在一定程度上提高電路的電源抑制比δPSRR。圖4中所示，假設(shè)Vref節(jié)點(diǎn)的電壓升高，VM1的漏源電壓減小，導(dǎo)通程度減弱，IVM1減小。通過(guò)VM14和VM15，VM2和VM3，VM4的鏡像結(jié)構(gòu)，I1和I2都有減小的趨勢(shì)。由式(1)可得Vref減小，從而穩(wěn)定輸出電壓Vref。

4 仿真結(jié)果
    采用SYNOPSYS公司的HSPICE電路仿真。圖5給出啟動(dòng)過(guò)程的仿真結(jié)果。圖6給出Vref，δPSRR和帶隙基準(zhǔn)電源隨溫度變化特性仿真結(jié)果。其電源電壓VDD=3．3V±10％；仿真溫度范圍為-45℃～+85℃。仿真的corner包括：ff(fast model)，tt(typical model)，ss(slow model)。仿真結(jié)果表明，在VDD=3．3 V，T=25℃時(shí)，輸出電壓Vref=1．25V：在溫度范圍為-45℃～+85℃時(shí)，溫度系數(shù)為20 pm／℃；低頻下的δPSRR=一58．3 dB。

5 結(jié)語(yǔ)
    隨著CMOS工藝的發(fā)展，采用CMOS工藝設(shè)計(jì)高性能、低功耗、低成本的高速電路。該設(shè)計(jì)采用華潤(rùn)上華0．5μmCMOS工藝，運(yùn)用帶隙基準(zhǔn)原理，設(shè)計(jì)出輸出穩(wěn)定的帶隙基準(zhǔn)電路。該電路用于BLVDS總線收發(fā)器，主要為BLVDS總線驅(qū)動(dòng)器、接收器提供所需的偏置電壓。HSPICE仿真結(jié)果表明，在電源電壓VDD=3．3V，溫度為25℃時(shí)，Vref=1．25 V。在溫度范圍為一45℃～+85℃，輸出電壓溫度系數(shù)為20 pm／℃，在低頻時(shí)電源電壓抑制比為一58.3 dB。