2 AD9958及參數設置
    AD9958是Analog Devices公司生產的一款高性能、動態(tài)特性優(yōu)異、可雙路輸出的DDS器件，每路可單獨控制頻率，相位/幅度。內部集成了10 bit的輸出幅度控制，內部工作頻率高達500 MHz，使其可產生最高頻率為250 MHz的雙路信號。其內部有許多用于控制輸出信號參數的控制寄存器，具有32位頻率調整分辨率、14位相位失調分辨率、lO位輸出幅度可縮放分辨率，有增強數據吞吐率的串行SPI口?？晒ぷ饔诙喾N模式，支持器件手冊中介紹的單頻信號模式(single-tone)、調制模式(moolulation mode)、線性掃頻模式(1inearsweep)以及混合信號模式。
    對于單頻信號模式，其復數表達式為：

   
式中，A為信號幅度，ψ為信號初始相位，f0為信號頻率。
    采用這3個參數完全描述單頻信號。雙通道AD9958與這3個參數有關的寄存器分別為信道頻率控制字(CTW0)、信道相位補償字(CPW0)、幅度控制字(ACR)3個寄存器以及通道控制寄存器(CSR)，可產生雙通道正交信號，控制如下：

    AD9958中需要設置初始頻率、終止頻率、調頻斜率K確定一個線性調頻信號。其中，起始頻率和終止頻率分別置于頻率控制字寄存器CTW0和CTWl，在線性調頻信號中，最主要的設置就是其調頻斜率以及掃頻方向，在線性掃頻模式
中，頻率累加器使輸出頻率從一個可編程低頻梯變成可編程高頻；或從一個可編程高頻梯變成可編程低頻。低頻存入profile O，高頻存人profile l。此時AD9958專門根據掃頻方向(正／負)分別提供了上升步進頻率控制字寄存器(RDW)和上升掃頻時間控制字寄存器(RSRR)，以及與其對應的下降步進頻率控制字寄存器(FDW)和下降掃頻時間控制字寄存器(FSRR)，其掃頻方向通過P1，P2腳單獨控制，P1控制通道O，P2控制通道1，高電平表示掃頻方向為正，低電平表示掃頻方向為負。給出掃頻方向表示為正的線性調頻脈沖信號相關公式為：

   
式中，SYNC_CLK為系統(tǒng)時鐘的4分頻。
    對于相位編碼脈沖信號，在此不給出其數學表達式，只需理解其主要是對相位的選擇(0相位或180相位)即可，后邊將給出編碼方式為巴克碼和最長線性移位碼的脈沖調制信號，對于AD9958，用P0一P3引腳電平控制相位選擇，高電平輸出相位π，低電平輸出相位0。

3 系統(tǒng)硬件設計
    AD9958產生的雷達信號源其原理框圖如圖1所示。系統(tǒng)主要指標參數是：脈寬為5～250μs，脈沖重復周期為0．5～10 ms，帶寬為1～10 MHz，可產生簡單脈沖、線性調頻以及相位編碼調制中頻雷達信號。其中對于線性調頻信號調頻斜率正負可選；對于相位編碼，編碼形式可選。

3．1 器件選型
    DSP作為該系統(tǒng)的核心，采用ADI公司BLACKFIN系列的32位定點處理器ADSP—BF531，其最高系統(tǒng)時鐘頻率為400 MHz，BF531具有外圍SPI接口和較多的可編程I／0引腳，對DDS控制有利。
    FPGA部分可根據實際需要綜合考慮性價比，系統(tǒng)選用Altera公司CycloneII系列的EP2C8。系統(tǒng)工作時，DSP，FPGA與AD9958 3者關系為：通信參數由前端LCD顯示模塊控制，通過UART送至DSP以決定系統(tǒng)產生波形的類型及參數。DSP中將通信參數解析計算為DDS所需的各種控制字，并通過DSP的SPI接口打入DDS內部寄存器。FPGA作為整個系統(tǒng)的時序控制器為DSP、DDS提供參考時鐘，并接收DSP通過并行總線發(fā)送的時序控制參數，以及可編程端口(GPIO)發(fā)送的波形類控制信號，根據其中的時序控制參數(包括脈沖重復周期值和脈沖寬度值)產生DSP中斷信號，以中斷DSP。DSP在中斷服務子程序中進行頻率字的計算和發(fā)送。下面介紹FPGA作為整個系統(tǒng)的時序控制器時，如何產生各種時序控制信號。
3．2 時序產生器
3．2．1 DDS參考時鐘
    AD9958支持多種時鐘配置方式用以實現AD9958的系統(tǒng)時鐘。通過設置AD9958的CLK_MODE_SEL管腳，可將時鐘設置為晶振輸入或參考時鐘輸入，并且支持單端或差分的時鐘方式。這里將其配置為參考時鐘單端輸入模式，直接通過FPGA輸入20 MHz時鐘信號，并通過AD9958鎖相環(huán)電路倍頻產生AD9958系統(tǒng)時鐘400 MHz，倍頻系數通過FRl寄存器的FRl<22：18>位設置。設FRl<22：18>這5位換算的十進制值為M，表1給出CLK_MODE_SEL引腳、M與時鐘的關系。
3．2．2 時序控制信號
    DDS的時序控制信號由FPGA完成，包括DDS的IO_Updata、PS0一PS3等信號。FPGA接受ADSP-BF531的時序控制參數，經過分頻產生相應的定時信號。即產生相應波形下的更新信號(IO_Updata)、PSO~PS3信號等，實現波形時序控制。
    雷達脈沖信號產生的時序關系如圖2所示。根據雷達脈沖波形參數，FPGA產生同步信號及更新信號。其中，將脈沖寬度(PW)，脈沖重復周期(PRI)作為時序控制信號。

    根據圖2的時序關系，時序產生器實際上是一個可編程的計數分頻比較單元，在DDS控制處理器的控制下，產生所需的各種控制信號。時序產生器的邏輯原理如圖3所示。

    時序產生器中的可編程PRI計數器，根據控制器預置的PRI值，產生PRI周期控制信號。同時該計數器的值與可編程比較器的值進行相同比較，比較器輸出用于產生ioupdata脈沖。在相位編碼模式下，利用子碼產生器產生相位選擇
(p_contr01)脈沖；在線性調頻模式下，利用方向控制器產生(1pm_contro1)控制線性調頻方向。時序產生器產生幀同步信號、視頻脈沖信號和IO_Updata脈沖，用于控制DDS產生時序的中頻脈沖信號。
3．3 時序仿真
    時序控制在QuartusII7．2軟件下完成，其一個周期內的時序仿真如圖4所示，將10 MHz的dspclk用作脈沖計數時鐘，由于計數時鐘為0．1μs，則計數2 000次相當于200μs。所以設置pridata與pwdata為預置的脈沖重復周期與脈沖寬度值的10倍，則計數后正好是脈沖重復周期和脈沖寬度值。radar_pulse為雷達脈沖，interruptl為引前幀同步，作為DSP中斷1，用于DSP中設置脈內參數；interrupt2作為DSP中斷2，用于設置脈外參數；IOUPDATA為DDS更新信號。在線性調頻方式下，R_pcontrol觸發(fā)DDS產生掃頻方向為正的線性調頻信號；L_pcontrol觸發(fā)DDS產生掃頻方向為負的線性掃頻信號。在相位編碼方式中，以m15序列碼作為相位控制為例，p_control為相位選擇脈沖，產生m15序列碼11l 101 01100l 000。由圖4的仿真結果可知，其產生的時序與圖2要求的時序相同，從而驗證了系統(tǒng)設計的正確性。

3．4 實驗結果
    此系統(tǒng)可方便產生參數可調的常規(guī)脈沖、線性調頻、相位編碼脈沖信號，在示波器下觀察得出，利用AD9958設計產生的信號波形精度高。圖5(a)為示波器觀察的脈沖同步信號和常規(guī)脈沖信號，圖5(b)為信號局部放大圖。由圖5(a)可看出：u0的脈沖信號為20μs；由圖5(b)可看出：中頻頻率f0=30MHz，脈沖重復周期為1000μs，脈沖寬度為20μs。

4 結語
    在介紹DDS芯片AD9958基礎上，介紹了雷達頻率合成器中頻產生模塊，并仿真了其中的FPGA時序控制模塊。該雷達模擬器可靈活配置信號種類、脈寬和重復周期的多種參數，其穩(wěn)定度高，精度高，分辨率高，且可實現雙路正交輸出。