1 數字射頻存儲器(DRFM)
    雷達目標回波距離模擬器，大都采用數字射頻信號存儲(DRFM)技術實現。其原理是將雷達的射頻脈沖信號保存一定的時間，需要時再恢復出數據。射頻信號處理存儲器主要分為模擬射頻存儲器(AMRF)和數字射頻存儲器(DRFM)。
    數字射頻存儲器(DRFM)采用高速采樣和數字存儲作為技術基礎，具有對射頻和微波信號的存儲和再現能力。該技術通過對被偵收雷達信號的存儲和再現處理，出于電子對抗的目的，產生虛假雷達目標信號去欺騙敵方雷達系統(tǒng)。而隨著電子材料技術的發(fā)展，該技術關鍵器件的研制成功，使得這一領域的產品設計朝著模塊化、軟件化的發(fā)展更深一步。

2 雷達回波仿真器實現方案
    在本仿真器的設計中，主要是完成雷達回波信號的高逼真目標仿真，其內部采用單通道DFFM結構，在較窄的頻帶范圍(△B)內，將雷達接收機的120 MHz中頻信號S(t)i經過二次變頻得到20 MHz的基帶信號，進行相干儲頻，利用軟件實現信號的連續(xù)延遲。根據測試需要，將目標從存儲器中讀出，轉換成模擬信號輸出?？赏瑫r模擬多路固定目標，并且回波信號按頻率不同分為中頻回波信號和視頻回波信號兩部分，兩部分信號均設有一定的調節(jié)范圍。其雜散抑制可達45 dBc，推廣應用可精確測量雷達的改善因子。
    其中雷達信號經檢波獲得的ST信號一路作為可編程邏輯器件(CPLD)的啟動信號，另一路作為雷達的零距離脈沖。
    本方案的原理方框圖，如圖l所示。

2．1 系統(tǒng)的量化噪聲
    該目標仿真器今后的推廣應用，是能精確測定雷達的改善因子。根據實際情況設計雷達的抗地物雜波干擾指標為：改善因子≥40 dB，所以在器件的選擇時要充分考慮這一點。A／D變換器采用ADI公司的AD907l，該芯片為10 bit。100 Msps ADC，在信號滿量程變換的條件下，量化引起的信噪比：SNR≈6．02×10+1．76=61．96 dB，這一計算結果能滿足雜散抑制≥45 dBc的設計指標要求。
2．2 ND、D／A采樣頻率的選擇
    該儲頻方案采用單通道幅度采樣DRFD方式。假設經過二次變頻后的輸入信號頻率范圍為[f0一△B／2，f0+△B／2]，為了抑制上、下變頻時的高次交調，中心頻率f0與相應帶寬△B應滿足

   
    根據奈奎斯特采樣定理，采樣時鐘的頻率fc應滿足

   
    將式(2)帶入式(1)，得f0=4△B
    采用的雷達中頻帶寬為△B=12 MHz，故選用可滿足高速采樣。取自雷達的頻綜。
2．3 AD603的增益控制
    AD603是ADI公司利用它的X—AMP專利技術設計出的精密指數放大器。這種放大器在施加的控制電壓和產生的開環(huán)增益之間，存在著線性分貝關系。這種放大器可以提供275 V／μs的轉換速率，對應90 MHz的帶寬提供一11~+30 dB的可變增益范圍，同時還具有的超低輸入噪聲頻譜密度。
    AD603的增益控制實現，如圖2所示，當送給A／D轉換器的信號超過量程時，A／D(在此選擇A／D9071)的OR端輸出溢出脈沖。根據一定時間(本方案區(qū)10 ms)讀取的溢出數，作為調整AD603增益的根據，由CPU通過AD558實現。

2．4 雙端口存儲器的工作模式
    雙端口高速數字存貯器是實現儲頻技術的關鍵器件。本方案選擇CYPRESS公司的CY7C09279V一6芯片。這是一片16 bit、存貯深度達32 kB的高速COMS存儲器，它內部含有兩個完全獨立的輸入、輸出端口，允許在同一時間內對同一內存單元進行數據存取。數據存取最短時間為6．5 ns，最多可存儲320μs長度的延遲數據。它具有直通模式(數據建立時間tcd=18 ns)和流水線模式(tcd=6．5 ns)兩種方式，本機采用了邊讀邊寫的流水作業(yè)模式。
    DRFM的流水線模式對于重復頻率較低的脈沖體制雷達，允許有長時間的目標延遲而不會產生距離模糊，“先進先出”的流水模式沒有任何問題。但當雷達工作在高重復頻率下，較長的延遲時間就會產生距離模糊。如圖2所示(tr>Tr)。方中案研究的“偵察校射雷達回波仿真器”對應的是高、低重頻交替工作的脈沖體制雷達。因此，在高重頻狀態(tài)下，需增加“循環(huán)讀寫”工作模式，解決距離模糊問題。

2．5 可編程邏輯器件的應用
    存儲器的寫、讀控制需要較高的時鐘頻率及較快的指令周期，這一點，利用軟件很難實現。隨著高速大容量可編程邏輯器件(CPLD)的出現，使得利用硬件電路代替軟件來完成高速系統(tǒng)的控制完全成為現實。本方案中選用EPM7256作為存貯器的延遲控制及多目標形成。該系列器件提供多達5 000個可用門和系統(tǒng)可編程(ISP)功能，其引腳到引腳延時快達5 ns，計數器頻率高達175．4MHz，特別適用與實現高速、復雜的組合邏輯，8 MHz采樣速率時正交解調輸出波形，如圖4所示。目前在CPLD中分別完成了高重頻目標、低重頻目標的讀、寫控制、相干多目標的形成、增益放大器的電平控制等多項功能。

2．5．1 低重頻目標形成
    將雷達中頻脈沖變頻后解調下來，其包絡ST作為CPLD的啟動信號，形成寫信號的前沿，將ST延遲2個機器周期后，利用其后沿來關斷寫脈沖，這樣形成的寫信號CEIL要比ST延遲2個機器周期，確保雷達中頻脈沖完全寫入存貯器件中。鍵盤輸入的延遲值，經鎖存器后到達比較器的輸入端，同寫前沿相比形成遲延后的讀脈沖前沿。同時ST信號還要作為一路數據，與A／D形成的DATA一起寫入存儲器，在讀脈沖前沿作用下被讀出，形成STN信號，其后沿用于關斷讀脈沖。
2．5．2 高重頻目標形成
    仿真器在判斷出當前為高重頻狀態(tài)后，向CPLD發(fā)出“清零”信號。CPLD依據該信號形成周期為300μs、寬度為10 ns的寫脈沖信號，將A／D變換后的雷達中頻每隔300μs重復寫入雙端口的左口，同時右口連續(xù)輸出。這種方式每隔一定時間將左右口地址清零一次，兩口清零的時間延遲按照所要求的距離延遲設置。寫脈沖與延遲值一同送往比較器，形成具有一定延遲值的讀脈沖?！把h(huán)讀寫”工作模式要求存儲器的時間長度應大于最大延遲時間。
2．5．3 數字調制器
    處于提高信雜比的目的，將存儲器的數據輸出至CPLD中。在CPLD中設計一組數字調制器，它由若干與門與10根數據線組成，與門的輸出受控于讀信號“ST”，旨在需要回波信號的期間，有信號輸出至D／A，這將有效改善輸出的通斷比。
    在芯片內還設計了A／D、D／A的100 MHz時鐘形成電路，對外部高、低重頻的判斷相應電路以及A／D溢出個數的計數電路等。
    該設計經過了電路檢測、邏輯仿真(前仿真)、時序仿真(后仿真)及定時分析，達到了設計預期。

3 結束語
    通過設計并將其應用于實踐，該雷達目標仿真器能有效模擬雷達回波的中頻信號和視頻信號，通過相應的探頭將信號引入接收系統(tǒng)，作為接收系統(tǒng)后級電路的輸人信號，檢測接收系統(tǒng)是否工作正常。該雷達目標回波模擬器的研制，可以有效提高雷達發(fā)射機的工作壽命，同時大幅提高對雷達接收系統(tǒng)的檢測和維修能力。