●具有14位數(shù)據(jù)位；  
    ●具有1G的模擬信號(hào)帶寬； 
    ●輸出可直接作為射頻的前端；  
    ●時(shí)鐘和數(shù)字?jǐn)?shù)據(jù)為ECL電平； 　　
    ●采用44腳QFP封裝。  
2．2 TQ6124的引腳說明
　　圖2為TQ6124的引腳排列圖，各引腳的功能說明如下（括號(hào)中的數(shù)字為引腳號(hào)）：
　　Vss（1、11、12、33、34、44）：數(shù)字電源輸入端，通常接－5V。電源濾波的旁路電容應(yīng)盡可能靠近電源腳，并直接連接到地；
    V_AA（21、23、24）：－12V模擬電源輸入端；  
    DGND（6、7、8、28、29、37、40）：數(shù)字地；  
    AGND（13、15、18、19）：模擬地；
　　D13～D0：數(shù)字信號(hào)輸入端，其中D13為數(shù)據(jù)最高位，D0為數(shù)據(jù)最低位；
　　CLK、NCLK（9、10）：差分時(shí)鐘輸入端；

　?。?）電源的去耦：一般在設(shè)計(jì)該電路時(shí)，模擬電源、數(shù)字電源、時(shí)鐘電源都要采用0．01μF的電容來對(duì)各自的地進(jìn)行旁路去耦。去耦電容應(yīng)盡量靠近芯片電源的輸入端，最好采用表面貼裝元件以減小引線帶來的干擾，且電容和芯片應(yīng)在同一層面上，以減少寄生的電感和電容。
　?。?）地的處理：模擬地、數(shù)字地和時(shí)鐘地應(yīng)分別連接，這樣有助于消除數(shù)據(jù)和時(shí)鐘間的干擾，并應(yīng)使用具有完整而獨(dú)立的地平面的多層電路板，以保證高速信號(hào)的完整性。各地平面之間的阻抗應(yīng)盡可能小，兩兩之間的交流和直流壓差應(yīng)低于0．3V。模擬地、時(shí)鐘地都應(yīng)與數(shù)字地在電源輸入端單點(diǎn)連接，通?？刹捎么胖檫B接或直接連接，以避免各地之間的干擾。
　?。?）高速信號(hào)的端接：在高速數(shù)字系統(tǒng)中，傳輸線上阻抗不匹配會(huì)引起信號(hào)反射。減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進(jìn)行終端阻抗匹配，從而使源反射系數(shù)或負(fù)載反射系數(shù)接近于零。因此輸入的高速ECL時(shí)鐘和高速ECL數(shù)字信號(hào)在輸入芯片前一定要進(jìn)行端接，以減小反射。
　?。?）散熱處理：由于TQ6124芯片的功耗較大，因此在設(shè)計(jì)電路時(shí)一定要加上散熱片，以保證芯片能夠正常工作。
　　（5）高速數(shù)字信號(hào)線和時(shí)鐘線應(yīng)盡量遠(yuǎn)離模擬信號(hào)線，數(shù)字信號(hào)線的周圍應(yīng)布數(shù)字地，同樣模擬信號(hào)線周圍應(yīng)布模擬地，時(shí)鐘周圍布時(shí)鐘地，以此來避免各信號(hào)間的干擾。
　?。?）所有的信號(hào)線都應(yīng)盡可能短，如果信號(hào)線太長(zhǎng)，則線間的串?dāng)_就可能會(huì)較大。
　　此外，在芯片的應(yīng)用過程中，還需特別注意的 是：由于芯片鎖存數(shù)據(jù)是在時(shí)鐘的下降沿進(jìn)行的，其時(shí)鐘與數(shù)據(jù)的時(shí)序關(guān)系如圖4所示，因此，為了保證數(shù)據(jù)的正確性，數(shù)據(jù)的變化最好在時(shí)鐘上升沿完成，以確保芯片在采樣數(shù)據(jù)時(shí)有足夠的建立時(shí)間。