[導(dǎo)讀]AT84AD001B是Atmel公司推出的一款高性能高速雙通道并行8位差分輸入差分輸出AD轉(zhuǎn)換芯片。該芯片的采樣頻率最高可達1GSPS，具有多種靈活的輸入、輸出及時鐘方式，可滿足不同的設(shè)計要求。文中介紹了該芯片的工作原理、主要參數(shù)和工作方式，給出了該芯片在高速信號采樣系統(tǒng)中的具體設(shè)計方法。
在雷達、通信、醫(yī)療等領(lǐng)域的系統(tǒng)設(shè)計中都需要對信號進行高速處理，因而高速AD轉(zhuǎn)換芯片的選擇就顯得至關(guān)重要。目前生產(chǎn)高速AD轉(zhuǎn)換芯片的廠商主要有ATMEL、MAXIM、Rock-well、ADI、TI等。AT84AD001B就是一款由AT-MEL出品的AD采樣芯片，可支持單／雙通道、單／雙路時鐘控制、及MUX1：1、MUX1：2等多種工作模式，采樣速率最高可達1GSPS(交錯模式下最高可達2GSPS)，能夠廣泛應(yīng)用于各種高速信號采集系統(tǒng)。文中主要就AT84AD001B的工作原理、工作方式及具體應(yīng)用設(shè)計作以介紹。
1 AT84AD001B的特點
AT84AD001B是一種Flash型ADC，其采樣速率最高可達1GSPS，在交錯模式下最高可達2GSPS。該芯片的主要特點有：支持單路或MUX1：2模式輸出。輸入信號為峰峰值小于或等于500 mV的差分信號：輸出數(shù)字信號為LVDS電平方式，且可以通過三線串口配置為二進制式或格雷碼式：輸人時鐘可以為單端或差分PECL／LVDS方式，串聯(lián)匹配電阻為50歐姆；需要提供的電源有3.3 V模擬電源，3.3 V數(shù)字電源，及2.25V的輸出驅(qū)動電源：封裝形式為LQFP144。滿功率輸入帶寬為1.5 GHz(-3 dB)；有很高的信噪比，在1GSPS時誤碼率僅為10-13；支持三線串口，可對工作方式進行配置。相比于其他ADC芯片，AT84AD001B的功耗更低。每一通道的功耗為0.7W，在休眠模式下功耗可低至120 mW。
2 Flash型ADC的工作原理
AT84AD001B采用Flash型ADC結(jié)構(gòu)。其內(nèi)部電路結(jié)構(gòu)框圖如圖1所示。
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由于Flash ADC只需一次轉(zhuǎn)換即可得出數(shù)據(jù)，且比較器是同時工作的，因此模數(shù)轉(zhuǎn)換的速度取決于一級比較器的延遲時間以及編碼器和輔助電路中邏輯門的延遲時間，其速度極快。
Flash ADC由分壓電阻網(wǎng)絡(luò)、電壓比較器陣列、譯碼邏輯單元和輸出鎖存器組成。這一種Flash ADC采用大量的比較器和電阻，對于N位分辨率的Flash ADC，其轉(zhuǎn)換器包含2N個電阻和2N-1個電壓比較器。參考電壓VREF首先被分為2N階，即VREF／2N，2VREF／2N，3VREF／2N，……(2N-1)VREF／2N，接著將這2N階參考電壓分別加到這些電壓比較器的參考端，并將模擬輸入電壓加到所有電壓比較器的輸入端。然后由比較器對這兩端的電壓進行比較。將輸入端電壓高于參考電壓的比較器輸出為1，否則輸出為0。這2N-1個比較器的輸出連同0電勢輸出再經(jīng)過譯碼邏輯便可獲得N位二進制數(shù)，最后經(jīng)輸出鎖存器保存在輸出端。Flash ADC的采樣時序控制由采樣時鐘來完成。
3 AT84AD001B的內(nèi)部結(jié)構(gòu)
AT84AD001B中集成了兩路(I和Q)獨立的ADC轉(zhuǎn)換器，且具有8bit轉(zhuǎn)換精度，每個通道具有1GSPS的采樣率，在交錯模式下兩路ADC并行采樣可以達到2 GSPS的采樣率。AT84AD001B內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分離器(DMUX)和LVDS輸出緩沖器，可以降低輸出數(shù)據(jù)率，也可以方便地與多種類型的高速FPGA直接相連，以實現(xiàn)高速率的數(shù)據(jù)緩存及處理。AT84AD001B內(nèi)部還集成了時鐘選擇器，可以根據(jù)具體需要方便的選擇單路時鐘或雙路時鐘來控制采樣。AT84AD001B的內(nèi)部結(jié)構(gòu)如圖2所示。
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4 AT84AD001B的三線串口
AT84AD001B高速模數(shù)轉(zhuǎn)換器芯片的MODE、CLK、LDN及DATA 4個引腳可用于三線串口的配置。其中MODE引腳用于配置選擇是否啟用三線串口，MODE為高時啟用三線串口，為低時屏蔽，參數(shù)為缺省狀態(tài)。CLK是三線串口的配置時鐘輸入引腳。LDN為配置通過三線串口配置寄存器的開始和結(jié)束信號輸入引腳。DATA為三線串口的寄存器配置數(shù)據(jù)輸入引腳。CLK引腳允許輸入的最大時鐘頻率是50 MHz。三線串口配置時序見圖3所示。
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在對AT84AD001B高速模數(shù)轉(zhuǎn)換器芯片的應(yīng)用電路進行設(shè)計時，可以通過微處理器對三線串行接口進行配置。通常在高速信號處理系統(tǒng)中通過后端做信號處理的高速FPGA對三線串口進行配置，而無需添加專用芯片，因此可以節(jié)省空間，利于PCB設(shè)計。系統(tǒng)啟動或復(fù)位后，當MODE腳為高電平，LDN腳為低電平時，DATA腳將會在每一個CLK的上升沿輸入1 bit數(shù)據(jù)。由于每個三線串口寄存器需輸入的配置數(shù)據(jù)包括3 bit的寄存器地址和送入該寄存器的16 bit數(shù)據(jù)，因此該設(shè)計總共需配置8個寄存器，表1是各寄存器的配置參數(shù)。
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5 AT84AD001B的工作模式
AT84AD001B的工作方式按輸入的模擬信號來分，具有以下三種模式：
(1)I通道與Q通道有相互獨立的兩路輸入；
(2)I通道與Q通道均使用I通道的模擬輸入；
(3)I通道與Q通道均使用Q通道的模擬輸入。
AT84AD001B的工作方式按時鐘輸入也可以分為三種：
(1)I通道和Q通道有各自獨立的時鐘，分別在上升沿時采樣；
(2)兩個通道都使用I通道時鐘，在I通道時鐘的上升沿采樣；
(3)兩個通道都使用I通道的時鐘，ADC內(nèi)部產(chǎn)生一個同頻反相的時鐘作為Q通道工作時鐘。在第3種模式下，當兩通道輸入同一模擬信號時，就可以實現(xiàn)交替式并行采樣。ADC的采樣速率為輸人工作時鐘的2倍。
AT84AD0001B的工作方式有多種選擇，用戶可以根據(jù)自身系統(tǒng)的需要和特點來選擇最合適的工作模式。
6高速采樣設(shè)計
采用AT84AD001B和高速FPGA來實現(xiàn)采樣系統(tǒng)的設(shè)計應(yīng)遵循兩個原則：一是要有足夠的專用LVDS差分邏輯接收通道：二是用作AD輸出差分數(shù)據(jù)接收的專用LVDS差分邏輯接收通道的最高數(shù)據(jù)傳輸速率要大于AD的數(shù)據(jù)輸出速率。
本設(shè)計中的AT84AD001B與高速FPGA的接口設(shè)計如圖4所示。
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圖中FPGA用于產(chǎn)生AD的時鐘和三線串口配置信號，由于AD的采樣輸出信號速率很高，設(shè)計中需要通過串并轉(zhuǎn)換或數(shù)據(jù)抽取使數(shù)據(jù)速率降低之后，才能對信號進行處理，而不宜直接做信號處理。
7結(jié)束語
由于AT84AD001B的工作方式靈活多樣，所以基于它的高速采樣系統(tǒng)的設(shè)計也很靈活，因此可以根據(jù)目標系統(tǒng)的需求或指標來滿足系統(tǒng)的設(shè)計要求。而且，AT84AD001B的這種靈活性也方便了它在其他領(lǐng)域中的推廣。
1 AT84AD001B的特點
AT84AD001B是一種Flash型ADC，其采樣速率最高可達1GSPS，在交錯模式下最高可達2GSPS。該芯片的主要特點有：支持單路或MUX1：2模式輸出。輸入信號為峰峰值小于或等于500 mV的差分信號：輸出數(shù)字信號為LVDS電平方式，且可以通過三線串口配置為二進制式或格雷碼式：輸人時鐘可以為單端或差分PECL／LVDS方式，串聯(lián)匹配電阻為50歐姆；需要提供的電源有3.3 V模擬電源，3.3 V數(shù)字電源，及2.25V的輸出驅(qū)動電源：封裝形式為LQFP144。滿功率輸入帶寬為1.5 GHz(-3 dB)；有很高的信噪比，在1GSPS時誤碼率僅為10-13；支持三線串口，可對工作方式進行配置。相比于其他ADC芯片，AT84AD001B的功耗更低。每一通道的功耗為0.7W，在休眠模式下功耗可低至120 mW。
2 Flash型ADC的工作原理
AT84AD001B采用Flash型ADC結(jié)構(gòu)。其內(nèi)部電路結(jié)構(gòu)框圖如圖1所示。
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由于Flash ADC只需一次轉(zhuǎn)換即可得出數(shù)據(jù)，且比較器是同時工作的，因此模數(shù)轉(zhuǎn)換的速度取決于一級比較器的延遲時間以及編碼器和輔助電路中邏輯門的延遲時間，其速度極快。
Flash ADC由分壓電阻網(wǎng)絡(luò)、電壓比較器陣列、譯碼邏輯單元和輸出鎖存器組成。這一種Flash ADC采用大量的比較器和電阻，對于N位分辨率的Flash ADC，其轉(zhuǎn)換器包含2N個電阻和2N-1個電壓比較器。參考電壓VREF首先被分為2N階，即VREF／2N，2VREF／2N，3VREF／2N，……(2N-1)VREF／2N，接著將這2N階參考電壓分別加到這些電壓比較器的參考端，并將模擬輸入電壓加到所有電壓比較器的輸入端。然后由比較器對這兩端的電壓進行比較。將輸入端電壓高于參考電壓的比較器輸出為1，否則輸出為0。這2N-1個比較器的輸出連同0電勢輸出再經(jīng)過譯碼邏輯便可獲得N位二進制數(shù)，最后經(jīng)輸出鎖存器保存在輸出端。Flash ADC的采樣時序控制由采樣時鐘來完成。
3 AT84AD001B的內(nèi)部結(jié)構(gòu)
AT84AD001B中集成了兩路(I和Q)獨立的ADC轉(zhuǎn)換器，且具有8bit轉(zhuǎn)換精度，每個通道具有1GSPS的采樣率，在交錯模式下兩路ADC并行采樣可以達到2 GSPS的采樣率。AT84AD001B內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分離器(DMUX)和LVDS輸出緩沖器，可以降低輸出數(shù)據(jù)率，也可以方便地與多種類型的高速FPGA直接相連，以實現(xiàn)高速率的數(shù)據(jù)緩存及處理。AT84AD001B內(nèi)部還集成了時鐘選擇器，可以根據(jù)具體需要方便的選擇單路時鐘或雙路時鐘來控制采樣。AT84AD001B的內(nèi)部結(jié)構(gòu)如圖2所示。
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4 AT84AD001B的三線串口
AT84AD001B高速模數(shù)轉(zhuǎn)換器芯片的MODE、CLK、LDN及DATA 4個引腳可用于三線串口的配置。其中MODE引腳用于配置選擇是否啟用三線串口，MODE為高時啟用三線串口，為低時屏蔽，參數(shù)為缺省狀態(tài)。CLK是三線串口的配置時鐘輸入引腳。LDN為配置通過三線串口配置寄存器的開始和結(jié)束信號輸入引腳。DATA為三線串口的寄存器配置數(shù)據(jù)輸入引腳。CLK引腳允許輸入的最大時鐘頻率是50 MHz。三線串口配置時序見圖3所示。
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在對AT84AD001B高速模數(shù)轉(zhuǎn)換器芯片的應(yīng)用電路進行設(shè)計時，可以通過微處理器對三線串行接口進行配置。通常在高速信號處理系統(tǒng)中通過后端做信號處理的高速FPGA對三線串口進行配置，而無需添加專用芯片，因此可以節(jié)省空間，利于PCB設(shè)計。系統(tǒng)啟動或復(fù)位后，當MODE腳為高電平，LDN腳為低電平時，DATA腳將會在每一個CLK的上升沿輸入1 bit數(shù)據(jù)。由于每個三線串口寄存器需輸入的配置數(shù)據(jù)包括3 bit的寄存器地址和送入該寄存器的16 bit數(shù)據(jù)，因此該設(shè)計總共需配置8個寄存器，表1是各寄存器的配置參數(shù)。
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AT84AD001B的工作方式按輸入的模擬信號來分，具有以下三種模式：
(1)I通道與Q通道有相互獨立的兩路輸入；
(2)I通道與Q通道均使用I通道的模擬輸入；
(3)I通道與Q通道均使用Q通道的模擬輸入。
AT84AD001B的工作方式按時鐘輸入也可以分為三種：
(1)I通道和Q通道有各自獨立的時鐘，分別在上升沿時采樣；
(2)兩個通道都使用I通道時鐘，在I通道時鐘的上升沿采樣；
(3)兩個通道都使用I通道的時鐘，ADC內(nèi)部產(chǎn)生一個同頻反相的時鐘作為Q通道工作時鐘。在第3種模式下，當兩通道輸入同一模擬信號時，就可以實現(xiàn)交替式并行采樣。ADC的采樣速率為輸人工作時鐘的2倍。
AT84AD0001B的工作方式有多種選擇，用戶可以根據(jù)自身系統(tǒng)的需要和特點來選擇最合適的工作模式。
6高速采樣設(shè)計
采用AT84AD001B和高速FPGA來實現(xiàn)采樣系統(tǒng)的設(shè)計應(yīng)遵循兩個原則：一是要有足夠的專用LVDS差分邏輯接收通道：二是用作AD輸出差分數(shù)據(jù)接收的專用LVDS差分邏輯接收通道的最高數(shù)據(jù)傳輸速率要大于AD的數(shù)據(jù)輸出速率。
本設(shè)計中的AT84AD001B與高速FPGA的接口設(shè)計如圖4所示。
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圖中FPGA用于產(chǎn)生AD的時鐘和三線串口配置信號，由于AD的采樣輸出信號速率很高，設(shè)計中需要通過串并轉(zhuǎn)換或數(shù)據(jù)抽取使數(shù)據(jù)速率降低之后，才能對信號進行處理，而不宜直接做信號處理。
7結(jié)束語
由于AT84AD001B的工作方式靈活多樣，所以基于它的高速采樣系統(tǒng)的設(shè)計也很靈活，因此可以根據(jù)目標系統(tǒng)的需求或指標來滿足系統(tǒng)的設(shè)計要求。而且，AT84AD001B的這種靈活性也方便了它在其他領(lǐng)域中的推廣。
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