基于BiCMOS寬動(dòng)態(tài)可變?cè)鲆娣糯笃鞯脑O(shè)計(jì)
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0 引言
可變?cè)鲆娣糯笃?/strong>(VGA)可以實(shí)現(xiàn)對(duì)不同幅度輸入信號(hào)進(jìn)行放大，廣泛適用在磁盤讀取驅(qū)動(dòng)電路，電視調(diào)諧器等寬輸入動(dòng)態(tài)范圍的系統(tǒng)中。在無(wú)線信號(hào)收發(fā)機(jī)的模擬前端和通訊AGC系統(tǒng)中，同樣起著至關(guān)重要的作用。常見(jiàn)的VGA形式多樣。通過(guò)改變放大器等效跨導(dǎo)的方法，即改變流入負(fù)載的信號(hào)電流大小來(lái)改變?cè)鲆?，如Gilhert結(jié)構(gòu)電路，但其全差分的電路堆疊了多層管子，限制了輸出動(dòng)態(tài)范圍。可簡(jiǎn)單地改變輸出電阻，但此時(shí)輸出節(jié)點(diǎn)是放大器的主極點(diǎn)，輸出電阻的變化將引起帶寬大大變化。近來(lái)，有不少電路構(gòu)造指數(shù)規(guī)律VGA，但電路相對(duì)復(fù)雜。本文針對(duì)某超外差電視中頻接收機(jī)芯片中的前置可變?cè)鲆娣糯笃?/strong>，構(gòu)造了一種由穩(wěn)壓源，VGA和控制電路組成的新電路結(jié)構(gòu)。該電路從電源電壓、動(dòng)態(tài)范圍、帶寬等關(guān)鍵指標(biāo)出發(fā)，具有高增益，大帶寬等特點(diǎn)，并保證了良好的線性度，而且在控制電路設(shè)計(jì)中還考慮了噪聲分配，提高了電路信噪比。結(jié)構(gòu)框圖如圖1所示。
1 電路設(shè)計(jì)與分析
1．1 穩(wěn)壓電路
為了避免外界電源波動(dòng)及溫度變化對(duì)MOS管漏源兩端電壓的影響，提高增益控制的準(zhǔn)確性，每級(jí)VGA設(shè)計(jì)配有獨(dú)立的穩(wěn)壓源。穩(wěn)壓過(guò)程是一個(gè)負(fù)反饋過(guò)程，利用調(diào)整管跨導(dǎo)的調(diào)節(jié)，使輸出維持在一定范圍內(nèi)，如圖2所示。
圖2中Q1，Q2構(gòu)成比較器，M3為調(diào)整管。當(dāng)外界電源擾動(dòng)或負(fù)載變化使Vout增大時(shí)，Vout的增加量通過(guò)電阻R2～R4取樣得到，Vref-Vbl值下降，比較器輸出減小，跨導(dǎo)gm3變小，迫使Vout降低，從而輸出穩(wěn)定的參考電壓。工作時(shí)：
為了消除放大器自激，在電路中加上C1=C2=1．25 pF。C1跨接在放大器M3兩端，形成密勒補(bǔ)償；C2在反饋回路中和R2并聯(lián)，形成超前補(bǔ)償，有效保證相位裕度大于45°，提高反饋電路的穩(wěn)定性。另外加大了調(diào)整管M3的尺寸，使(W／L)3=10(W／L)1、2，保證其在最壞情況下極限參數(shù)都有充分的余量，保證電路正常工作。
1．2 VGA電路
文獻(xiàn)簡(jiǎn)單采用多晶硅電阻和MOS管并聯(lián)的結(jié)構(gòu)，利用柵壓改變輸出電阻值。為了提高線性度和可控性，本文采用輸出電阻和射極電阻并存結(jié)構(gòu)，分別并聯(lián)上不同尺寸的管子P1～P5，N1～N6，結(jié)構(gòu)簡(jiǎn)化如圖3所示。
圖3中：
(W／L)P2>(W／L)P1， (W／L)N2>(W／L)N1
電路工作時(shí)以N管為例：開(kāi)始Vc=0，此時(shí)Vgs-Vth<0，所有N管截止。當(dāng)Vc上升到剛好使0<Vgs2-Vth<Vds2時(shí)，Vgs1<Vgs2，Vds1=Vds2，N2先導(dǎo)通，N1截止。N2管處在飽和區(qū)，等效電阻為：
并聯(lián)在射極，使射極電阻Rs減小。當(dāng)控制電壓Vc繼續(xù)上升時(shí)，N1管才導(dǎo)通，Rs進(jìn)一步減小。通過(guò)選擇管子寬長(zhǎng)比，保證并聯(lián)電阻Ron2<R-on1，導(dǎo)通后阻值變化先快后慢，很好的控制了單個(gè)電阻值變化對(duì)整體阻值的影響，保證了精度，P管導(dǎo)通情況反之。增益如下：
Vc增加時(shí)，N管逐個(gè)導(dǎo)通Rs減小，P管逐個(gè)截止Rc變大，Av變大。因Vc控制Rc，Rs同時(shí)變化，可實(shí)現(xiàn)在較小范圍控制條件下實(shí)現(xiàn)較大輸出動(dòng)態(tài)范圍變化。
1．3 控制電路
為了盡量降低噪聲系數(shù)，調(diào)整增益范圍，設(shè)計(jì)如下電路，產(chǎn)生互延遲的控制電壓V1，V2，從第二第三級(jí)起控，保證第一級(jí)處在較大增益處。如圖4所示。
C1，C2分別經(jīng)Q5，Q4充電使Vc1=Vc2=Vb=4 V，當(dāng)Iin>O時(shí)，兩路分別和由Q8，Q7構(gòu)成的電流鏡形成放電回路，分流控制電容電壓值。電容電壓為：
P1，P2組成電流鏡給C1充電，減小分流帶來(lái)的影響，使Iin很小時(shí)，V1能基本維持不變，產(chǎn)生延遲作用。
電流鏡如下：
當(dāng)Iin足夠大時(shí)，電容電壓下降經(jīng)二極管Q5，Q4箝位，保持在O．7 V左右。為了控制輸入電流在一定范圍，可以選擇合適的電阻比值和電流鏡大小。偏置部分電路未畫出。
2 版圖設(shè)計(jì)和仿真結(jié)果
使用HSpice電路仿真軟件在UMC 0．5μmBiCMOS工藝庫(kù)下仿真。在Vb=4 V下對(duì)控制電路進(jìn)行直流分析，圖5為控制電壓隨輸入電流大小變化關(guān)系圖。從圖中可看出，無(wú)放電回路時(shí)C1，C2充電在Vb=4 V，當(dāng)0<Iin<30μA時(shí)，C2通過(guò)Q7放電V2開(kāi)始下降，而V1則由電流鏡補(bǔ)償，電壓得到補(bǔ)充，V1下降緩慢有一個(gè)延遲過(guò)程，V1>V2；當(dāng)30μA<Iin<70 μA時(shí)，V1和V2以同步速率下降；當(dāng)輸入電流大于70μA時(shí)，兩電壓下降最終箝位在Vds=O．7 V。
要求增益不大時(shí)，由二三級(jí)調(diào)節(jié)可得，當(dāng)增益要求更高時(shí)，第一級(jí)起控，以此加大放大器總增益范圍，達(dá)到寬范圍調(diào)節(jié)的目的。增益在66 dB范圍內(nèi)具有良好的線性度，見(jiàn)圖6。
圖7為電路在5種不同輸入電流時(shí)的頻率響應(yīng)。當(dāng)輸入電流為0時(shí)，放大器處在最大增益處66 dB；輸入電流增加，控制電壓減小，增益減?。划?dāng)輸入電流超過(guò)60μA時(shí)，Av下降到0 dB左右?？傇鲆孀兓洼斎?strong>電流成反比。噪聲系數(shù)仿真不超過(guò)28 dB。
增益分配對(duì)接收機(jī)來(lái)說(shuō)很關(guān)鍵，設(shè)計(jì)要求最大增益為60 dB。本文采用三級(jí)差分放大器串聯(lián)組成，每級(jí)控制范圍20 dB左右，最高66 dB，最小帶寬為15～88 MHz，滿足設(shè)計(jì)指標(biāo)，見(jiàn)表1。
3 結(jié)語(yǔ)
本文針對(duì)某中頻接收機(jī)芯片設(shè)計(jì)需要，提出一種寬范圍VGA電路，通過(guò)控制和穩(wěn)壓模塊，進(jìn)一步提高增益動(dòng)態(tài)范圍和電路穩(wěn)定性。仿真結(jié)果表明放大器在70 μA控制條件下實(shí)現(xiàn)66 dB的增益線性寬范圍調(diào)節(jié)，性能滿足指標(biāo)，可投入實(shí)際生產(chǎn)。在其他寬范圍VGA應(yīng)用場(chǎng)合，此電路同樣適用。
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