2 多路信號采集原理
    圖1示出多路高速數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)。160路信號經(jīng)過低通濾波器和輸出跟隨器到多通道模擬開關(guān)，并由FPGA控制邏輯選通模擬開關(guān)．每次只選通一路，經(jīng)A／D轉(zhuǎn)換后存入存儲(chǔ)器。

3 開關(guān)與FPGA控制邏輯的連接
    圖2a中ADG506是一個(gè)能選通16路信號的開關(guān)。系統(tǒng)中使用了10片ADG506。通過FPGA控制ADG506的使能端實(shí)現(xiàn)開關(guān)的選通。ADG506的18引腳是使能端，高電平有效。利用圖2b中的ENl~ENl0控制可實(shí)現(xiàn)10片ADG506的選通；利用A0~A3編碼可實(shí)現(xiàn)信號的選通。A0~A3的值是在0000時(shí)選通S1信號，依次類推，在1111時(shí)選通S16信號。該系統(tǒng)的時(shí)鐘是40 MHz，采樣率為500 kHz，每一路信號采集10個(gè)點(diǎn)，共采集160路。A0～A3取決于f_channel的低4位；ENl～ENl0取決于f_channel的其他位數(shù)。圖3給出程序流程圖。

4 時(shí)間計(jì)算
    用于該采集系統(tǒng)中的電子開關(guān)，其導(dǎo)通時(shí)的觸點(diǎn)電阻約為400Ω，關(guān)斷電阻大于1 kΩ；引腳集成電容為30 pF；運(yùn)放采用AD824，其輸入阻抗大于1013Ω。由此電容的充電過程為：

    電容的漏電過程為：

    由于共有192組跟隨電路，故條件t2≥192t1成立。其中式(2)和式(4)為開關(guān)導(dǎo)通與關(guān)斷時(shí)的約束條件。在紋波系數(shù)為1‰時(shí)，有exp(一t1／1．2×10-8)≤0．001、exp(一t2/300)≥0．999，因此tl≥82．9 ns和t2≤300 ms。顯然￡l和t2不滿足約束條件t2≥192t1，所以一輪開關(guān)切換不能同時(shí)滿足式(2)和式(4)。為了提高精度，首先令t2<300 ms，以滿足式(4)條件。此時(shí)t1=1．56 ms。為了滿足式(2)，必需使Ui一Uo’足夠小，經(jīng)過計(jì)算，經(jīng)1．56 ms時(shí)間電容可充到100％。
    總之，要求如下：①開關(guān)切換最慢不低于192／t2≈640 Hz；②無論切換快慢，開關(guān)時(shí)間都要求大于192x82．9 ns=15．92μs，紋波才會(huì)小于1‰；③該采集系統(tǒng)的采樣速率為500 Ks／s。

5 結(jié)語
    由于整個(gè)系統(tǒng)的控制采用FPGA實(shí)現(xiàn)，具有組織方式靈活的特點(diǎn)，可以依據(jù)現(xiàn)場的具體情況，對FPGA的內(nèi)部配置進(jìn)行修改并調(diào)試。這種數(shù)據(jù)采集系統(tǒng)適用于多種數(shù)據(jù)采集的應(yīng)用場合，是一種比較理想的實(shí)時(shí)數(shù)據(jù)采集方案。該設(shè)計(jì)已用于某裝置信號的采集系統(tǒng)中。實(shí)際應(yīng)用證明，該采集系統(tǒng)完全滿足其多通道數(shù)據(jù)采集的要求。通過對典型單通道A／D采集系統(tǒng)的改進(jìn)，在模擬開關(guān)級聯(lián)的數(shù)據(jù)采集系統(tǒng)中。A／D轉(zhuǎn)換器的輸入端電容為多路開關(guān)的集成電容，其電容值較小。該改進(jìn)方案提高了數(shù)據(jù)采集的速度和精度。