2 圖像采集系統(tǒng)設計
    圖l為圖像采集系統(tǒng)框圖。該系統(tǒng)包括OV7620圖像數(shù)據(jù)采集板、FPGA的圖像數(shù)據(jù)接收緩存板、兩片SRAM構成的高速緩存以及系統(tǒng)外部接口。OV7620圖像數(shù)據(jù)采集板主要完成圖像數(shù)據(jù)采集，其圖像數(shù)據(jù)總線、幀圖像數(shù)據(jù)時鐘、幀同步信號、行同步信號與FPGA圖像數(shù)據(jù)接收緩存板相連，F(xiàn)PGA協(xié)調兩片SRAM“乒乓模式”的讀寫操作，并完成模塊的外部接口。

2．1 OV7620圖像數(shù)據(jù)采集板
    數(shù)字圖像采集模塊的核心是圖像傳感器。OV7620內置640x480的圖像陣列，每秒可輸出30幀以上的圖像；并集成有諸如曝光控制、伽馬、增益、白色控制、彩色矩陣、彩色飽和度、色彩控制、窗口等照相功能。該器件能夠通過串行SCCB接口編程，通過編程實現(xiàn)8位和16位格式的輸出。
2．1．1 OV7620電路設計
    該系統(tǒng)設計采用OV7620的電路如圖2所示。其中，SBB引腳接跳線，用于設置OV7620在復位時讀取引腳狀態(tài)或I2C方式配置；UV2引腳接上拉電阻，選擇0V7620為QVGA工作狀態(tài)(320x240)；Y3引腳接上拉電阻，選擇OV7620為RGB數(shù)據(jù)格式輸出：Y1引腳接上拉電阻，選擇OV7620位逐行掃描模式；PWDN引腳接地，OV7620不能工作在睡眠模式；UV0~UV7，Y0～Y7，XCLKl，HSYNC，VSYNC，PCLK，HREF，F(xiàn)ODD，F(xiàn)REX接26針的插座，與FPGA相連，由FPGA輸出時鐘和控制信號控制0V7620。在PCB設計時，應將模擬電源和數(shù)字電源、模擬地和數(shù)字地分開。電源的輸入引腳接O．1μF的去耦電容和47μF的防止電源“浪涌”的電容。模擬地和數(shù)字地分開布線，最后在一點接地。晶體振蕩器應盡可能靠近器件放置，使其起振效果達到最佳。

2．1．2 OV7620模塊與FPGA板的連接
    圖3為0V7620模塊與FPGA板的接口電路，其中3．3 V和GND是由FPGA板供電接口，UV0～UV7及Y0～Y7是圖像數(shù)據(jù)的輸出總線，VSYNC是圖像幀同步信號，HREF是圖像的行同步信號，PCLK是圖像數(shù)據(jù)時鐘在時鐘的上升沿，圖像數(shù)據(jù)發(fā)生跳變。

2．1.3 MSP430F1121組成I2C配置電路
    設計中采用MSP430Fll2l單片機配置OV7620，單片機通過JTAG接口下載程序，接入32．768 kHz的低速晶體振蕩器，供單片機使用。單片機的P1．1，P1．0端口分別作為I2C總線的SCLK，SDA引腳，各接10 kΩ電阻上拉到3.3 V，增強了總線的驅動能力。單片機內部程序實現(xiàn)P1．1和P1．0組成的I2C總線。
2．1．4 OV7620主設備工作模式
    OV7620有主設備和從設備兩種工作模式。該系統(tǒng)設計選用主設備工作模式。在主設備工作模式時，0V7620可提供以下信號：水平行同步信號Hsync，即CHSYNC引腳(輸出狀態(tài))，高電平有效；垂直場同步信號Vsync，即VSYNC引腳(輸出狀態(tài))，高電平有效；圖像數(shù)據(jù)信號，由UV7~UV0和Y7~Y0輸出。圖像數(shù)據(jù)同步時鐘信號Pclk，即PCLK引腳。通過這些信號，系統(tǒng)可采用FPGA接收OV7620的數(shù)據(jù)，正確采集每一幀圖像數(shù)據(jù)，為后續(xù)數(shù)據(jù)存儲和處理奠定基礎。
2．2 FPGA的圖像數(shù)據(jù)接收緩存板 
2．2．1 圖像緩存方案
    采用高速SRAM切換模式，即“乒乓模式”。高速SRAM只有一個數(shù)據(jù)、地址和控制總線，可通過三態(tài)緩沖門分別接圖像傳感器和嵌入式系統(tǒng)。當圖像傳感器輸出數(shù)據(jù)時，SRAM由三態(tài)門切換至圖像傳感器一側，以使圖像數(shù)據(jù)寫入。當圖像傳感器輸出數(shù)據(jù)結束后，SRAM再由三態(tài)門切換到嵌入式系統(tǒng)一側以便嵌入式系統(tǒng)讀寫。在切換過程中，還應保證幀圖像數(shù)據(jù)的完整性。這種方式的優(yōu)點是SRAM可隨機存取，同時易于得到較大容量的高速SRAM且價格適中。
2．2．2 FPGA板模塊電路
    圖4為電源部分的設計電路。其中，F(xiàn)PGA板接9 V直流電源的輸入，經(jīng)7805后，9 V的電壓轉換為5 V，經(jīng)電容平滑濾波后，5 V的電壓輸人給1117—3．3，得到3．3 V電壓。電源工作指示燈VD2指示電源是否正常工作。同時，5 V的電壓經(jīng)1117—1．5，轉換為1．5 V的電壓輸出，供給FPGA使用。

    圖5為RS一232接口電路。該接口電路采用MAX232。圖中，TX_OUTl_FPGA，RX_INl_FPGA，TX_OUT2_FPGA，RX_IN2_FPGA連接至FPGA的I/0引腳，F(xiàn)PGA的輸出經(jīng)MAX232的電平轉換后，通過DB9的插座與PC機串口連接，實現(xiàn)FPGA與PC機通信，便于后續(xù)Nios II嵌入式軟核調試。為了實現(xiàn)高速圖像的采集與存儲，保證在高速圖像采集中圖像的完整性，必須含有緩沖區(qū)。利用兩片SRAM，其成本較低、容量大、操作簡單，能夠完成圖像數(shù)據(jù)緩沖功能。SRAM選用IDT71V416，容量為256 Kxl6 bit，訪問速度為10 ns，使用兩片SRAM即可構成256 Kxl6 bitx2=8 Mbit的高速緩存，從而可實現(xiàn)圖像數(shù)據(jù)的不間斷傳輸。

    為了在FPGA內部嵌入Nios II軟核，采用Flash存儲器存儲Nios II軟核的程序，作為存儲程序和數(shù)據(jù)的Flash存儲器，要求操作簡單、容量大、接口簡單。兇此，選用TC58FVBl6-OAFT型Flash存儲器。Flash的地址總線，數(shù)據(jù)總線和控制引腳與FPGA的控制引腳相連，通過FPGA內部，掛載到Nios II軟核的Avalon總線，實現(xiàn)讀寫控制。Flash的內部主要由存儲陣列和控制邏輯電路、控制寄存器組成，并能產(chǎn)生“忙信號”。
2．3 用EPCSl配置Cyclone系列FPGA
    該系統(tǒng)設計采用Ahera公司的Cyclone系列EPlC6Q240C8型的FPGA。選用EPCSl系列配置器件，在主動串行配置(Active Serial Programming)工作模式配置FPGA。EPCSl是1 Mbit的Ahera專用配置器件．其本質是一塊專用Flash，用于保存FPGA的配置信息。Cyclone系列是基于SRAM的FPGA器件，可通過下載電纜在線配置該器件。掉電后。FPGA內部配置信息丟失。如果配合相應配置器件。FPGA在上電時，從配置器件讀取配置內容，這樣即可使用。
2．4 Nios U嵌入式軟核處理器
    Nios II是基于哈佛結構的RISC通用嵌入式處理器軟核，能與用戶邏輯相結合，編程至Ahera的FPGA中。使用Nios II處理器的優(yōu)勢是明顯的，只要FPGA的資源允許，NiosII核在同一FPGA中被植入的數(shù)量無限制，此外Nios II可植入的Ahera FPGA的系列幾乎沒有限制，在這方面，Nios顯然優(yōu)于同類產(chǎn)品一Xilinx的MicroBlaze。另外，在開發(fā)工具的完備性方面、對常用的嵌入式操作系統(tǒng)支持方面，Nios II都優(yōu)于MicroBlaze。就成本而言，Nios II的使用費僅僅是其占用的FPGA的邏輯資源費。因此，選用的FPGA越便宜，則Nios II的使用費就越低。在FPGA內部的Nios II創(chuàng)建完成后，需要對Nios II軟核處理器進行編程。利用]Nios II IDE集成調試環(huán)境編寫調試程序，最后，程序下載到FPGA內部。
2．5 使用嵌入式邏輯分析儀實時測試
    為了驗證該系統(tǒng)工作，使用SignalTap II實時測試。通過JTAG把圖像數(shù)據(jù)讀回PC機，實時監(jiān)測圖像采集卡所采集的圖像數(shù)據(jù)。具體的圖像數(shù)據(jù)的采集驗證如圖6所示。

    由圖6看到UV總線和Y總線輸出的幀圖像的各像素點的原始RGB值，在行有效時(HREF為高電平)為41，37，ll(R1，G1，B1)；40，44，11(R2，G2，B2)等。

3 結語
    設計是在深入研究傳統(tǒng)的圖像采集模塊的基礎上，針對傳統(tǒng)的PCI圖像采集卡的弊端，設計適用于便攜式嵌入式系統(tǒng)的圖像采集模塊。該系統(tǒng)實現(xiàn)了圖像原始數(shù)據(jù)采集及緩存，保證了圖像數(shù)據(jù)的連續(xù)和完整性，具有體積小、功耗低、速度快、接口簡單的優(yōu)點。