1 　引　言

　　生物芯片的控制、檢測與分析是生物芯片技術中的重要組成部分，最早的應用起源于毛細管電泳芯片的檢測，其目的是實現(xiàn)基因片段的分離。從電泳芯片的研究現(xiàn)狀可以看出，目前研究主要是將毛細管電泳技術移植到以玻璃、硅、有機物等材料為基片的芯片中。利用電泳系統(tǒng)較短的分離溝道和良好的散熱特性，在較高的場強下完成快速、高效的分離分析。但由于其工作電壓高（一般在幾千伏左右）、體積較大、進樣、分離、檢測多為分離組裝式，實驗室局限性強，不適應在芯片上完成化學反應及檢測、分析的發(fā)展。為此近年來，設計開發(fā)低電壓、便攜式、高集成度的生物芯片控制與檢測系統(tǒng)一直以來是研究人員研究的熱點[1-4]。本文著重討論了基于Altera公司FPGA的嵌入式處理器NiosII內核及SOPC軟、硬件設計技術在低電壓毛細管電泳芯片 (Low Voltage Integrated Capillary Electrophoresis Chip, LVICEC)控制與采集系統(tǒng)中的應用。

　　2 LVICEC運動梯度電勢控制原理

　　毛細管電泳芯片通常以玻璃、石英、硅、塑料等為基質，運用MEMS加工技術刻蝕出直徑為微米級的通道網(wǎng)絡，在這些網(wǎng)絡中，以電場為驅動力，根據(jù)不同離子、分子、以及細胞在電場作用下運動速度的不同，對混合物(離子、分子、細胞等)實現(xiàn)分離。通常采用的電泳電壓為高電壓，如Jacobson等所采用的 35KV/cm。較高的分離電壓制約了電泳芯片向集成化、便攜式、低成本的方向發(fā)展[5]。而低電壓分離的思想在于，在電泳分離的通道上，按一定控制算法，分段、運動式交替施加分離電壓，在較短長度的分離通道上采用低電壓供電方式得到較高電場分布，其控制原理及運動模型見圖1所示。

　　設分離電壓為Ｖ，初始分離間距為2a， 分別為第j 次所加的場強、循環(huán)次數(shù)、電壓施加的時間及第j次分離完成后的總分離長度。分離過程中，首先在分離電極陣列1，3之間施加電壓Ｖ(E1＝V/2a),驅動樣品組分向正方向運動，在恒定的時間t1段內，以恒定的電場強度E1將電壓V施加在2，4分離電極陣列之間，依次類推，直至以t1和E1為控制時間和分離場強的第1階段的循環(huán)次數(shù)c1結束，然后增加電壓所施加的長度E2＝V/3a進入控制時間為t2分離場強為E2循環(huán)次數(shù)為c2的第2階段，如此遞推，在分離通道上分段、交替循環(huán)地施加分離電壓，從而形成運動的梯度電勢完成樣品組分的分離。

圖1 低電壓毛細管電泳芯片控制原理及運動模型示意圖

　　3 低電壓電泳芯片系統(tǒng)硬件平臺的設計

　　3.1 系統(tǒng)硬件的設計方案

　　系統(tǒng)的設計思想是先通過負壓進樣后，在低電壓運動控制器的作用下，分段、交替輸出分離電壓到分離電極上，形成一定的運動梯度電場，待分離組分在梯度電場的作用下，呈現(xiàn)出不同的分離速率，后經(jīng)檢測器處的信號采集電路，在NIOSII處理器的控制下將電泳信號保存到存儲器中，通過一定的信息輸出方式，最終將電泳信號傳到PC機中，進行后續(xù)的電泳圖譜分析與處理?；赟OPC的低電壓電泳芯片控制與采集硬件系統(tǒng)主要由低電壓電泳芯片、負壓進樣控制電路、低電壓運動電壓控制模塊、電泳信號采集及處理電路模塊、SDRAM存儲器、閃速存儲器flash、操作控制輸入電路、信息輸出電路等部分組成。

　　基于SOPC 的低電壓電泳芯片系統(tǒng)平臺硬件的總體設計方案如圖2所示。

圖2 系統(tǒng)總體設計框圖

　　低電壓毛細管電泳芯片采用MEMS加工技術，在ITO玻璃基片上經(jīng)清洗、烘干、正膠光刻ITO圖形、濕法腐蝕ITO薄膜、去膠、清洗、烘干等工藝后形成低電壓微電極陣列及電導檢測器，在玻璃蓋片上經(jīng)清洗、烘干、負膠光刻、濕法腐蝕、去膠、清洗、烘干等工藝后形成緩沖池、進樣溝道以及分離溝道，最后經(jīng)玻-玻鍵合制備而成。

　　待分離組分在協(xié)處理器CPU2、負壓進樣、運動電壓控制等電路模塊作用下，經(jīng)進樣通道、分離通道到達電導檢測處，在電泳信號采集電路的采集下，送到主處理器CPU1處理器，CPU1處理后，發(fā)送相應控制命令到協(xié)處理器CPU2以及通過信號輸出模塊將電泳信號送到PC機。協(xié)處理器CPU2得到命令后，對進樣、運動電壓控制等模塊進行相應控制，實現(xiàn)進樣、運動電壓控制輸出以及操作控制數(shù)據(jù)的通信等基本操作。而主處理器CPU1及其電泳信號采集及處理模塊則實現(xiàn)基于Avalon流模式的高速信號采集、電泳信號預處理子以及上、下位機數(shù)據(jù)通訊處理等。在系統(tǒng)中SDRAM用于存放臨時數(shù)據(jù), 閃速存儲器flash 用于存放固定數(shù)據(jù)和程序，操作控制輸入電路則用來實現(xiàn)對系統(tǒng)的控制。
 　　系統(tǒng)硬件設計中,采用SOPC Builder配置生成片上系統(tǒng)。SOPC Builder是功能強大的基于圖形界面的片上系統(tǒng)定義和定制工具。SOPC Builder庫包括處理器和大量的IP核及外設。根據(jù)應用的需要, 本系統(tǒng)選用NiosII/f Processor*2、JTAG、UART、On-Chip-Memory、DMA、Interval timer、Parallel PIO、Avalon Tri-State Bridge、SDRAM controller*2，由宏塊生成的片上雙口ARM以及自己定義的運動電壓控制IP和基于Avalon流模式的電泳信號采集IP接口等。對這些模塊配置完成后,使用SOPC Builder進行系統(tǒng)生成。SOPC Builder自動產(chǎn)生每個模塊的HDL 文件,同時自動產(chǎn)生一些必要的仲裁邏輯,協(xié)調系統(tǒng)中各部件的工作。

　　3.2 系統(tǒng)硬件模塊的設計

　　3.2.1 低電壓運動控制模塊設計

　　低電壓運動控制模塊主要由CPU2來控制，其主要功能是對64路電極對供電電源施加的次序進行控制，其實質就是CPU1檢測電泳信號后，發(fā)送相應標志控制字到CPU2，CPU2依據(jù)標志控制字實現(xiàn)對由8片MAX306多路模擬開關陣列進行地址譯碼，而后將電極供電電壓加到相應的正負電極對上。其低電壓運動控制模塊硬件電路結構圖見圖3所示，其中D0~D7與EN0~EN7分別是電極模擬開關陣列地址選擇及片選使能控制。

圖3 低電壓運動控制模塊硬件電路結構圖

　　3.2.2 基于Avalon流模式的電泳信號采集控制器設計

　　本系統(tǒng)，設計了圖4所示基于Avalon流模式電泳信號采集控制器的硬件接口。該控制器由電泳信號采集控制接口；FIFO存儲器（利用FPGA中的宏塊生成）；Avalon Streaming Port接口3部分組成，其中電泳信號采集控制接口實現(xiàn)前級電泳信號調理電路中的高速16位ADC（MAX195）與FIFO之間的邏輯控制；FIFO實現(xiàn)輸出的高速數(shù)據(jù)流與外部總線接口的傳輸速度匹配；Avalon Streaming Port接口實現(xiàn)FIFO輸出與Avalon總線的無縫連接。

圖4 基于Avalon流模式電泳信號采集控制器IP核的硬件結構圖

　　3.2.3 主從結構的CPU架構

　　如圖1所示，在一片CyclonII 2C35 FPGA中，采用SOPC Builder構建主從雙CPU架構的系統(tǒng)，其中CPU1作主控,負責電泳信號的數(shù)據(jù)采集、處理及任務分配；CPU2作協(xié)處理，負責低電壓電泳芯片進樣控制電路、分離電壓控制。主控CPU1采集電泳信號后，將部分數(shù)據(jù)，如是進樣還是分離、是否結束、電壓是否施加到下一電極對等標志發(fā)送給從CPU2處理, 然后由CPU2再控制相應地控制電路，最終實現(xiàn)電極施加電壓位置與待分離組分運動范圍保持一致。這種結構由于CPU1和CPU2各自控制一部分電路模塊，且主、從CPU交換的數(shù)據(jù)較少，有利于保障整個系統(tǒng)的高速采集與控制處理。主從CPU之間數(shù)據(jù)交換通過內嵌的雙口RAM來實現(xiàn)。若主、從CPU數(shù)據(jù)交換多且頻繁，一般不采用此種主從結構[6-7]，可采用流水線結構，無論怎樣的架構，系統(tǒng)都可在不改變硬件的條件下，通過軟件更新就可實現(xiàn)雙CPU架構的改變。

　　4 系統(tǒng)軟件的設計

　　本系統(tǒng)的軟件設計，主要包括：基于SOPC Builder定制的低電壓運動控制模塊設計，基于Avalon流模式電泳信號采集IP核設計，負壓進樣控制模塊設計、片上系統(tǒng)集成開發(fā)軟件設計、片上系統(tǒng)與PC機之間的通訊設計以及上位機電泳譜分析分析軟件等組成。其中，上位機開發(fā)軟件為C++ Builder。由于篇幅有限，本文僅給出低電壓運動控制控制流程圖以及毛細管電泳芯片采集與控制軟件結構圖，分別見圖5，圖6所示。

圖5 低電壓運動控制流程圖

圖6 毛細管電泳芯片采集與控制軟件結構圖

　　5 結　論

　　本文提出了一種基于SOPC的低電壓毛細管電泳芯片采集與控制的實現(xiàn)方法。通過在Altera的CyclonII FPGA中利用SOPC Builder庫中的NiosII軟核處理器，基本IP核以及自定制IP核，能靈活快速地搭建真正意義上屬于自己的采集與控制SOPC系統(tǒng)，縮短開發(fā)周期；通過內嵌于FPGA內部的NIOSII軟核處理器,能靈活方便地實現(xiàn)多處理器并行處理結構，保證系統(tǒng)高速處理；采用單芯片實現(xiàn)片上系統(tǒng)使系統(tǒng)解決方案更可靠、更廉價、更簡潔；通過定制指令,利用FPGA多個并行處理單元, 使得在某些方面的處理能力大大超過硬核處理器，如DSP處理器；該方案由于采用SOPC技術能通過軟件的不斷更新實現(xiàn)系統(tǒng)硬件以及軟件的升級與換代。

　　本文作者的創(chuàng)新點：將SOPC技術應用于生物芯片的控制與檢測，在硬件不變的條件下，通過軟件更新就可對整個系統(tǒng)進行升級換代，特別適合生物芯片技術前期開發(fā)以及探索性研究。