摘 要：在FPGA上實現(xiàn)單精度浮點加法器的設(shè)計，通過分析實數(shù)的IEEE 754表示形式和IEEE 754單精度浮點的存儲格式，設(shè)計出一種適合在FPGA上實現(xiàn)單精度浮點加法運算的算法處理流程，依據(jù)此算法處理流程劃分的各個處理模塊便于流水設(shè)計的實現(xiàn)。所以這里所介紹的單精度浮點加法器具有很強的運算處理能力。
關(guān)鍵詞：IEEE 754；單精度浮點；加法運算；FPGA

    圖像處理通常采用軟件或者數(shù)字信號處理器(DSP)實現(xiàn)。如果利用軟件實現(xiàn)，運行時會耗費較多的PC資源，而且算法越復(fù)雜時耗費的資源就越多，對于需要高速處理的情況不適用；而如果采用DSP實現(xiàn)，提高并行性的同時指令執(zhí)行速度必然會提高，較高的指令速度可能導(dǎo)致系統(tǒng)設(shè)計復(fù)雜化，并增加功耗和成本。新一代的低功耗現(xiàn)場可編程門陣列(FPGA)憑借其強大的高速并行能力，日益成為高速實時圖像處理的主流器件。單精度浮點加法運算是數(shù)字圖像處理的最基礎(chǔ)的數(shù)據(jù)運算方式，在此介紹一種在FPGA上實現(xiàn)單精度浮點加法運算的方法。

1 IEEE 754單精度浮點數(shù)存儲格式分析
1．1 實數(shù)的IEEE 754表示形式
    在計算機系統(tǒng)的發(fā)展過程中，曾經(jīng)提出過多種方法表示實數(shù)，但是到目前為止使用最廣泛的是浮點數(shù)表示法。相對定點數(shù)而言，浮點數(shù)利用指數(shù)，使小數(shù)點的位置可以根據(jù)需要而上下浮動，從而可以靈活地表達(dá)更大范圍的實數(shù)。電子電氣工程師協(xié)會(Institute of Electricaland Electronics Engineers，IEEE)在1985年制定的IEEE754(IEEE Standard fOr Binary Floating-Point Arithme-tic，ANSI／IEEE Std 754-1985)二進制浮點運算規(guī)范，是浮點運算部件事實上的工業(yè)標(biāo)準(zhǔn)。一個實數(shù)V在IEEE754標(biāo)準(zhǔn)中可以用V=(-1)S×M×2E表示，說明如下：
    (1)符號S決定實數(shù)是正數(shù)(S=0)還是負(fù)數(shù)(S=1)，對于數(shù)值0的符號位特殊處理。
    (2)有效數(shù)字M是二進制小數(shù)，M的取值范圍在1≤M<2或0≤M<1。
    (3)指數(shù)E是2的冪，它的作用是對浮點數(shù)加權(quán)。
1．2 IEEE單精度浮點格式
    浮點格式是一種數(shù)據(jù)結(jié)構(gòu)，它規(guī)定了構(gòu)成浮點數(shù)的各個字段。IEEE 754浮點數(shù)的數(shù)據(jù)位被劃分為3個字段，對3個字段參數(shù)進行編碼：
    (1)一個單獨的符號位S直接編碼符號S。
    (2)K位的偏置指數(shù)E編碼指數(shù)E，移碼表示。
    (3)N位的小數(shù)．f編碼有效數(shù)字M，原碼表示。
    IEEE單精度浮點格式共32位，包括3個構(gòu)成字段：23位小數(shù)F，8為偏置指數(shù)E，1位符號S。將這些字段連續(xù)存放在一個32位字里，并對其進行編碼。其中O～22包含23位的小數(shù)F；23～30包含8位指數(shù)E；第31位包含符號S。如圖1所示。

2 單精度浮點加法器的設(shè)計與實現(xiàn)
2．1 單精度浮點加法器的算法設(shè)計
    浮點加法器首先對浮點數(shù)拆分，得到符號、階碼、尾數(shù)。對拆分結(jié)果進行絕對值比較，得到大的階碼、階差和比較結(jié)果輸出。然后進行對階，通過移位小的尾數(shù)，得到相同大階。對尾數(shù)進行尾數(shù)加減運算，得到的結(jié)果進行規(guī)格化，最后結(jié)合規(guī)格化結(jié)果運算結(jié)果符號輸出，得到結(jié)果輸出。加法器運算過程如圖2所示。

2．2 單精度浮點加法器的實現(xiàn)
2．2．1 總體設(shè)計
    浮點加法器包括兩個浮點數(shù)拆分模塊、絕對值比較模塊、浮點數(shù)運算結(jié)果判定模塊、對階模塊、尾數(shù)加減運算模塊、尾數(shù)規(guī)格化模塊、合并輸出模塊。其中對階模塊包括尾數(shù)交換，尾數(shù)移位兩個子模塊；尾數(shù)加減運算模塊尾數(shù)運算符號判定，尾數(shù)加減兩個子模塊。兩個浮點數(shù)拆分模塊分別將兩個浮點數(shù)拆分成符號、階碼、尾數(shù)3部分，絕對值比較模塊通過對兩個浮點數(shù)的絕對值大小的比較得到大階，階差和絕對值比較結(jié)果，大階直接輸出；對階模塊然后實現(xiàn)對小階的尾數(shù)進行移位，將小階與大階對齊，并對尾數(shù)進行移位；尾數(shù)加減運算模塊判定尾數(shù)運算符號后，進行尾數(shù)運算；尾數(shù)規(guī)格化模塊對結(jié)果完成尾數(shù)規(guī)格化，同時調(diào)整階碼；最后結(jié)合浮點數(shù)運算結(jié)果判定模塊的符號輸出，經(jīng)過合并輸出模塊，得到結(jié)果輸出。總體設(shè)計框圖如圖3所示。

2．2．2 各模塊設(shè)計實現(xiàn)說明
    (1)拆分模塊。該模塊將輸入的浮點數(shù)拆分成符號位、價碼、尾數(shù)3部分。符號位信號wSign，指數(shù)位信號bExp[7：0]，尾數(shù)位信號bFraction[23：0]。
    (2)浮點數(shù)絕對值比較模塊。該模塊通過對輸入浮點的階碼及尾數(shù)的比較，相應(yīng)得出wCompareResult，bExpDiff，bExpMax三種信號輸出。當(dāng)bExpA≥bEx-pB時：wCompareResult=1，bExpDiff=bExpA－bEx-pB，bExpMax＝bExp；當(dāng)bExpA<bExpB時：wCom-pareResult=0，bExpDiff=bExpB-bExpA，bExpMax=bExpB。
    (3)浮點數(shù)運算結(jié)果符號判定模塊。浮點數(shù)符號運算結(jié)果判別模塊通過操作數(shù)bDataA，bDataB符號位及wCompareResult信號的輸入判定運算結(jié)果數(shù)的輸出。
    (4)浮點數(shù)對階模塊。對階模塊根據(jù)wCompare-Result的結(jié)果對輸入的操作數(shù)尾數(shù)bFractionA和bFractionB進行操作。當(dāng)wCompareResult=1時，對bFractionB進行右移位，移位量為bExpDiff，并且將移位后的結(jié)果作為bMinFraction輸出，將bFractionA作為bMaxFraction直接輸出；反之對bFractionA進行右移位，移位量為bExpDiff，并且將移位后的結(jié)果作為bMinFraction輸出，將bFractionB作為bMaxFraction直接輸出。
    (5)浮點數(shù)對階模塊。此模塊實現(xiàn)對階后的尾數(shù)的加減運算，然后輸出結(jié)果尾數(shù)的值。當(dāng)wSignA，wSignB同號時，尾數(shù)bMaxFraction與bMinFraction相加的結(jié)果作為bFraction輸出；當(dāng)wSignA，wSignB異號時，尾數(shù)bMaxFraction與bMinFraction相減的結(jié)果作為bFraction輸出。
    (6)尾數(shù)規(guī)格化模塊。尾數(shù)bFractionIn[24：0]通過判定從左邊第一次不為0的位后，將此位數(shù)左移到第一位隱藏位，相應(yīng)添加尾數(shù)補0，共計24位。同時，將階碼調(diào)整，再隱藏隱藏位，調(diào)整后的階碼和尾數(shù)以bExp，bFraction輸出。
    (7)合并輸出模塊。將浮點數(shù)運算結(jié)果符號判定模塊的輸出信號wSign與尾數(shù)規(guī)格化模塊的輸出信號bExp，bFraction合并，得到輸出結(jié)果。

3 結(jié) 語
    介紹一種在FPGA上實現(xiàn)的單精度浮點加法運算器，運算器算法的實現(xiàn)考慮了FPGA器件本身的特點，算法處理流程的拆分和模塊的拆分，便于流水設(shè)計的實現(xiàn)。該加法器在作者參與設(shè)計的多款CPCI總線圖形控制器圖形加速子系統(tǒng)上得到實際的應(yīng)用和檢驗，在處理速度方面表現(xiàn)出很強的適用性。