1、引言
如圖 1所示，兩臺(tái)攝像機(jī)C1、C2分別對(duì)具有部分重疊區(qū)域的景物進(jìn)行拍攝。在 t1時(shí)刻拍攝，得到了圖像A1、B1；在下一時(shí)刻t2，得到了圖像A2、B2。
在同一屏幕上重現(xiàn)原圖像時(shí)，必須保證兩個(gè)播放器依次同時(shí)播放圖像 A1和B1，A2和B2，以保證圖像經(jīng)拼接后正常顯示。由于兩路視頻播放器各自具有獨(dú)立性，因此在讀取、解碼等過(guò)程中都會(huì)出現(xiàn)不同程度的不同步。如圖 2所示，兩路圖像由于播放的不同步將發(fā)生交疊現(xiàn)象。因此，為了避免圖像交疊現(xiàn)象的發(fā)生，必須對(duì)兩路視頻同步播放問(wèn)題進(jìn)行研究。

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如圖 3所示，本系統(tǒng)實(shí)現(xiàn)兩路視頻信號(hào)同步播放的原理是：基于圖像重疊部分的相關(guān)信
息，通過(guò)一定的同步檢測(cè)算法判定兩路播放視頻是否同步并檢測(cè)出兩路視頻相差的幀數(shù)，再通過(guò)對(duì)播放器的調(diào)整使兩路視頻同步播放。 
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2、硬件系統(tǒng)設(shè)計(jì)與搭建
已經(jīng)有研究表明兩路視頻信號(hào)在 PC機(jī)上的同步播放是可實(shí)現(xiàn)的，而本系統(tǒng)則是利用嵌入式系統(tǒng)來(lái)實(shí)現(xiàn)同步播放。接下來(lái)，本文將對(duì)基于嵌入式系統(tǒng)的兩路視頻同步播放系統(tǒng)的設(shè)計(jì)、搭建以及調(diào)試進(jìn)行展開。
2.1  硬件系統(tǒng)總體設(shè)計(jì)
如圖 3.1所示，兩路視頻同步播放系統(tǒng)由接口電路、輸入視頻信號(hào)預(yù)同步電路、輸入視頻信號(hào)重疊區(qū)域圖像采樣窗電路、數(shù)據(jù)存儲(chǔ)電路、主控運(yùn)算及播放器控制電路組成。
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2.2 主要硬件功能模塊電路設(shè)計(jì)與測(cè)試
2.2.1 接口電路模塊設(shè)計(jì)
接口1和接口2分別將兩路視頻信號(hào)由播放器引入后續(xù)處理模塊，并將處理后的視頻信號(hào)輸出給顯示系統(tǒng)。
2.2.2 預(yù)同步電路模塊設(shè)計(jì)兩路輸入視頻信號(hào)在進(jìn)行同步處理前需要首先進(jìn)行緩沖，以期在同一時(shí)刻到達(dá)主控模塊上一致。本系統(tǒng)采用兩片有 FPGA芯片控制的 FIFO芯片分別實(shí)現(xiàn)兩路信號(hào)的預(yù)同步功能。
本系統(tǒng)采用uPD42280芯片。 uPD42280是容量為256kbyte*8bit (262, 224 * 8bit)的高速場(chǎng)存儲(chǔ)器。CMOS動(dòng)態(tài)電路實(shí)現(xiàn)了芯片的高速和低功耗。 uPD42280O可以設(shè)置為同步或異步讀寫的FIFO。其中， DI0-7為數(shù)據(jù)輸入，DO0-7為數(shù)據(jù)輸出；/WE、/RE分別為寫使能和讀使能； /WRST、/RRST分別為寫復(fù)位和讀復(fù)位； VDD、GND分別為電源和接地。而在進(jìn)行預(yù)同步處理時(shí)，兩路輸入的視頻信號(hào)均為隔行PAL制黑白信號(hào)，其中亮度信號(hào)為8位，即每幀圖像大小為702*288*8/1024/8=198Kbyte，所以 uPD42280的容量足夠一場(chǎng)圖像的存儲(chǔ)。
2.2.3重疊區(qū)域采樣電路模塊設(shè)計(jì)輸入視頻信號(hào)重疊區(qū)域采樣窗模塊是由兩塊uPD42280芯片串聯(lián)構(gòu)成。通過(guò) FPGA對(duì)uPD42280芯片發(fā)出控制信號(hào)，達(dá)到對(duì)指定像素區(qū)域進(jìn)行采樣的目的。之所以采用兩片 uPD42280芯片串聯(lián)是考慮到系統(tǒng)設(shè)定的同步范圍。對(duì)于 50HZ的PAL制的隔行掃描圖像，每一場(chǎng)的采樣像素點(diǎn)為32*32=1024個(gè)，只取其中 8位Y信號(hào)，則每一場(chǎng)的采樣數(shù)據(jù)量為 28800字節(jié)。uPD42280場(chǎng)存儲(chǔ)器的單片容量為 256K字節(jié)，可以容納約 256場(chǎng)。這樣采用兩片串聯(lián)增加了一倍的容量，采樣窗的數(shù)目可以達(dá)到512場(chǎng)。
采樣的控制時(shí)序圖5所示，為了對(duì) 702*288的右1/4重疊區(qū)域進(jìn)行行列的均勻采樣，每隔 8行在后128點(diǎn)進(jìn)行 1/4clk均勻抽樣，得到 32點(diǎn)。同時(shí)，每場(chǎng)一共抽取 32行，這樣 FIFO中存儲(chǔ)數(shù)據(jù)為32*32=1024byte。而讀時(shí)鐘在每場(chǎng)的前 32行，采用clk(13.5MHZ)進(jìn)行連續(xù)讀取。圖 6為一幀圖像重疊區(qū)域采樣的效果圖。

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2.2.4存儲(chǔ)器電路模塊設(shè)計(jì)
在本系統(tǒng)中，由于需要用到大規(guī)模的圖像數(shù)據(jù)存儲(chǔ)及運(yùn)算存儲(chǔ)操作，并且考慮到系統(tǒng)算法的可擴(kuò)展性，存儲(chǔ)器選取了兩片 SDRAM芯片 HY57V641620HG，每片 HY57V641620HG大小為 4bank*1M*16bit。在結(jié)構(gòu)設(shè)計(jì)方面，由于 SDRAM不能夠同時(shí)進(jìn)行讀寫操作，與主控運(yùn)算電路采取并行連接的方式。這樣做的目的是可以進(jìn)行 SDRAM的乒乓讀寫操作，提高數(shù)據(jù)讀取及寫入的效率。
FPGA對(duì)SDRAM的初始化和fullpage模式下的讀寫控制的時(shí)序如圖 7、8、9。
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2.2.5 FPGA主控運(yùn)算電路模塊設(shè)計(jì)主控運(yùn)算電路是本系統(tǒng)中最重要的硬件組成部分，因?yàn)檫@部分電路將承擔(dān)整個(gè)系統(tǒng)大部分控制和運(yùn)算任務(wù)。這部分電路由 FPGA芯片 EP1C6及其附屬電路組成。
EP1C6屬于ALTERA公司的Cyclone系列，內(nèi)含 5980個(gè)邏輯單元；內(nèi)部 RAM大小為 92160bit；支持 LVTTL, LVCMOS, SSTL-2, 和SSTL-3 I/O 標(biāo)準(zhǔn)；支持 66和 33-MHz, 64- and 32-bit PCI 標(biāo)準(zhǔn)；支持高速 640 Mbps) LVDS I/O和低速 (311 Mbps) LVDS I/O；支持311-Mbps RSDS I/O；支持外部存儲(chǔ)器，包括 DDR SDRAM (133 MHz),FCRAM, 和SDRAM；支持 IP核。它具有20塊M4K，可實(shí)現(xiàn)乘法器的數(shù)量為 7。本系統(tǒng)采用的封裝形式為 240-Pin PQFP，可用的I/O口為185個(gè)。兩路視頻同步播放系統(tǒng)需要近170個(gè)I/O口、連接 SDRAM和植入算法，而 EP1C6可以提供足夠多的邏輯單元資源。
2.2.6 電源電路模塊及其他電路設(shè)計(jì)播放器控制電路由開關(guān)芯片CD4066構(gòu)成。CD4066芯片是4路雙向 CMOS開關(guān)電路，可用于數(shù)字和模擬信號(hào)的信號(hào)傳輸和復(fù)用。

主控運(yùn)算電路中的Cyclone EP1C6芯片需要接 3.3V和1.5V兩種電壓，存儲(chǔ)器 HY57V641620HG芯片需要接3.3V電壓， Upd42280芯片和CD4066芯片需要接 5V電壓。所以在設(shè)計(jì)電源電路部分時(shí)考慮需要滿足3.3V、1.5V、5V三種電壓。系統(tǒng)選擇的電源芯片為固定3.3V和1.5V兩個(gè)型號(hào)的SPX1587芯片。 SPX1587芯片具有靜態(tài)電路低的特點(diǎn)，在滿負(fù)載的情況下電壓降僅有1.1V。 3、結(jié)論
本文作者創(chuàng)新點(diǎn)在于應(yīng)用嵌入式系統(tǒng)解決以往使用 PC機(jī)解決的視頻同步播放問(wèn)題。本硬件系統(tǒng)充分考慮到了兩路視頻同步播放算法的各種硬件功能需要，進(jìn)行了各硬件電路模塊的設(shè)計(jì)、搭建及調(diào)試。硬件平臺(tái)的基本功能──顯示、采樣及存儲(chǔ)器的控制均達(dá)到同步播放算法的要求。