摘要：基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0．1Hz～50MHz，測(cè)量誤差0．01％。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。
關(guān)鍵詞：FPGA；IP Core；等精度測(cè)頻；LCD；VHD

    頻率是電信號(hào)中重要的物理量，在電子、通信系統(tǒng)中，信號(hào)的頻率穩(wěn)定度決定了整個(gè)系統(tǒng)的性能，準(zhǔn)確測(cè)量信號(hào)的頻率是系統(tǒng)設(shè)計(jì)的重要內(nèi)容。
    單片機(jī)廣泛地應(yīng)用于電子系統(tǒng)設(shè)計(jì)，其性價(jià)比高，大量的外圍接口電路，使基于單片機(jī)的電子系統(tǒng)設(shè)計(jì)方便，周期縮短。然而，單片機(jī)的串行工作特點(diǎn)決定了它的低速性和程序跑飛，另外還存在抗干擾能力不強(qiáng)等缺點(diǎn)。EDA(Electronic Design Automation)技術(shù)以計(jì)算機(jī)為工具，在Quartus II軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言Verilog HDL／VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配、編譯、邏輯映射和編程下載等工作，F(xiàn)PGA是純硬件結(jié)構(gòu)，具有較強(qiáng)的抗干擾能力。
    文中在FPGA芯片中嵌入MC8051 IP Core，作為控制核心，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IPCore為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等模塊電路，采用等精度測(cè)量法，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0．1 Hz～50 MHz，測(cè)量誤差小于0．01％。

1 8051IP(Intelligent Property)軟核
    8051單片機(jī)是以由VQM原碼(Verilog Quartus Mapping File)表達(dá)的，在QuartusII環(huán)境下能與VHDL、Verilog HDL等其他硬件描述語(yǔ)言混合編譯綜合，并在單片F(xiàn)PGA中實(shí)現(xiàn)全部硬件系統(tǒng)。
    MC8051單片機(jī)核含有8位復(fù)雜指令CPU，存儲(chǔ)器采用哈佛結(jié)構(gòu)，其結(jié)構(gòu)框圖如圖1所示。

    MC8051的指令系統(tǒng)與8051／2、8031／2等完全兼容，硬件部分也基本相同，例如可接64KB外部存儲(chǔ)器，可接256字節(jié)內(nèi)部數(shù)據(jù)RAM，含兩個(gè)16位定時(shí)／計(jì)數(shù)器，全雙工串口，含節(jié)省功耗工作模式，中斷響應(yīng)結(jié)構(gòu)等。不同之處主要有：
    1)MC8051是以網(wǎng)表文件的方式存在的，只有通過編譯綜合，并載入FPGA中才以硬件的方式工作，而普通8051總是以硬件方式存在的；
    2)MC8051無內(nèi)部ROM和RAM，所有程序ROM和內(nèi)部RAM都必須外接。
    3)以軟核方式存在能進(jìn)行硬件修改和編輯；能對(duì)其進(jìn)行仿真和嵌入式邏輯分析儀實(shí)現(xiàn)實(shí)時(shí)時(shí)序測(cè)試；能根據(jù)設(shè)計(jì)者的意愿將CPU、RAM、ROM、硬件功能模塊和接口模塊等實(shí)現(xiàn)于同一片F(xiàn)PGA中(即SOC)。
    4)與普通8051不同，MC8051的4個(gè)I／O口是分開的。
    MC8051核在接上了ROM和RAM后就成為一個(gè)完整的8051或8052單片機(jī)了，MC8051核實(shí)用系統(tǒng)的最基本構(gòu)建頂層原理圖如圖2所示，主要由4個(gè)部件構(gòu)成。

    1)MC8051核。CPU_Core即MC8051單片機(jī)核如圖3所示，由VQM原碼表述：CPU_Core．vqm，可以直接凋用。該元件可以與其他不同語(yǔ)言表述的元件一同綜合與編譯。

    2)嵌入式鎖相環(huán)PLL50。其輸入頻率設(shè)置為50 MHz，MC8051能接受的工作時(shí)鐘頻率上限取決于FPCA的速度級(jí)別。
    3)程序ROM，LPM_ROM。采用ROM容量的大小也取決于FPGA所含的嵌入RAM的大小。設(shè)置的ROM容量是4k字節(jié)。此ROM可以加載HEX格式文件作為單片機(jī)的程序代碼。HEX程序代碼可以直接使用普通8051單片機(jī)程序編譯器生成。
    4)數(shù)據(jù)RAM，LPM_RAM。本系統(tǒng)設(shè)置的LPM_RAM容量是256字節(jié)。高128字節(jié)須用間接尋址方式訪問。

2 等精度測(cè)頻原理及FPGA設(shè)計(jì)
    等精度測(cè)量的一個(gè)最大特點(diǎn)是測(cè)量的實(shí)際門控時(shí)間不是一個(gè)固定值，而是一個(gè)與被測(cè)信號(hào)有關(guān)的值，剛好是被測(cè)信號(hào)的整數(shù)倍，即與被測(cè)信號(hào)同步。這樣就達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。等精度測(cè)頻的核心思想就是通過閘門的信號(hào)與被測(cè)信號(hào)同步，將閘門時(shí)間τ控制為被測(cè)信號(hào)周期長(zhǎng)度的整數(shù)倍。測(cè)量時(shí)，先打開預(yù)置閘門，當(dāng)檢測(cè)到被測(cè)信號(hào)脈沖沿到達(dá)時(shí)，標(biāo)準(zhǔn)信號(hào)時(shí)鐘開始計(jì)數(shù)。預(yù)置閘門關(guān)閉時(shí)，到達(dá)時(shí)才停止，完成被測(cè)信號(hào)整數(shù)個(gè)周期的測(cè)量。測(cè)量的實(shí)際閘門時(shí)間與預(yù)置閘門時(shí)間可能不完全相同，但最大差值不超過被測(cè)信號(hào)的一個(gè)周期。設(shè)實(shí)際閘門時(shí)間為τ，被測(cè)信號(hào)周期數(shù)為Nx，標(biāo)準(zhǔn)信號(hào)頻率為fs、計(jì)數(shù)值為Ns，則被測(cè)信號(hào)的頻率測(cè)量值為：
   
    由于實(shí)際閘門時(shí)間τ為被測(cè)信號(hào)周期的整數(shù)倍，因此Nx是精確的，而標(biāo)準(zhǔn)信號(hào)時(shí)鐘的計(jì)數(shù)值Ns則存在誤差△Ns(|△Ns|≤1)，即標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)的真實(shí)值應(yīng)Ns+△Ns。
    由此可知被測(cè)信號(hào)的頻率真實(shí)值為：
   
    可以看出，相對(duì)誤差與被測(cè)信號(hào)本身的頻率特性無關(guān)，即對(duì)整個(gè)測(cè)量頻率域而言，測(cè)量精度相等，因而稱之為“等精度測(cè)量”。標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值Ns越大，則測(cè)量相對(duì)誤差越小，即提高門限時(shí)間τ和標(biāo)準(zhǔn)信號(hào)頻率fs可以提高測(cè)量精度。在精度不變的情況下，提高標(biāo)準(zhǔn)信號(hào)頻率可以縮短門限時(shí)間，提高測(cè)量速度。在計(jì)數(shù)允許時(shí)間內(nèi)，同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，再通過數(shù)學(xué)公式推導(dǎo)得到被測(cè)信號(hào)的頻率。由于門控信號(hào)是被測(cè)信號(hào)的整數(shù)倍，就消除了對(duì)被測(cè)信號(hào)產(chǎn)生的±1誤差，但是會(huì)產(chǎn)生對(duì)標(biāo)準(zhǔn)信號(hào)±1的誤差。如圖4所示。

    系統(tǒng)中，采用了標(biāo)準(zhǔn)信號(hào)源的精度很高，可以達(dá)到一個(gè)很高的測(cè)量精度，本系統(tǒng)采用晶體作為標(biāo)準(zhǔn)信號(hào)源，因此可以達(dá)到很高的精度。

3 FPAG設(shè)計(jì)模塊
    本系統(tǒng)以Verilog HDL硬件描述語(yǔ)言為工具，在傳統(tǒng)的等精度測(cè)量原理基礎(chǔ)上進(jìn)行了改進(jìn)和優(yōu)化。增加了測(cè)量占空比的功能，同時(shí)由FPGA內(nèi)部產(chǎn)生清零信號(hào)，節(jié)省了資源。FPGA核心模塊如圖5所示。FPGA部分主要由門控信號(hào)產(chǎn)生模塊、計(jì)數(shù)器控制模塊、計(jì)數(shù)器模塊、鎖存器、中斷輸出、數(shù)據(jù)選擇輸出、頂層模塊組成。

    門控信號(hào)：時(shí)鐘信號(hào)源產(chǎn)生頻率很高的時(shí)鐘信號(hào)，經(jīng)過分頻以后，得到頻率為1 Hz、1 kHz、1 MHz和50 MHz 4種時(shí)鐘信號(hào)，這些信號(hào)作為時(shí)基電路輸入信測(cè)量開始，TW為1s，計(jì)數(shù)器對(duì)被測(cè)信號(hào)fsin進(jìn)行計(jì)數(shù)，如果計(jì)數(shù)超過規(guī)定值9999，產(chǎn)生溢出信號(hào)OVERFLOW，在其作用下，量程轉(zhuǎn)換電路輸出信號(hào)SW狀態(tài)發(fā)生變化，自動(dòng)完成一次量程的換擋，同時(shí)將TW調(diào)整為0．1s，計(jì)數(shù)器重新計(jì)數(shù)。如果還有溢出信號(hào)，繼續(xù)量程換擋，調(diào)整TW，直到不再有溢出信號(hào)為止。其中74160接成了一個(gè)同步四進(jìn)制加法計(jì)數(shù)器，如圖6所示。它的時(shí)鐘輸入端CLK與計(jì)數(shù)器輸出端OVERFLOW(溢出)連接，在溢出信號(hào)作用下，量程轉(zhuǎn)換電路輸出端S1、S0依次輸出00、01、10和11 4個(gè)編碼，實(shí)現(xiàn)自動(dòng)換擋。

    計(jì)數(shù)器控制模塊：門控信號(hào)啟動(dòng)(上升沿)后，在被測(cè)信號(hào)的上升沿啟動(dòng)計(jì)數(shù)允許模塊，允許計(jì)數(shù)器計(jì)數(shù)；門控信號(hào)關(guān)閉(下降沿)后，在被測(cè)信號(hào)的下一個(gè)上升沿關(guān)閉計(jì)數(shù)允許模塊，停止計(jì)數(shù)，從而保證了門控信號(hào)是被測(cè)信號(hào)的整數(shù)倍，達(dá)到了等精度的目的。
    計(jì)數(shù)器模塊：在設(shè)計(jì)計(jì)數(shù)器的過程中需要注意計(jì)數(shù)器的寬度設(shè)置，系統(tǒng)中采用的最大門控時(shí)間為10 s，標(biāo)準(zhǔn)信號(hào)源的頻率為50 MHz，則在計(jì)數(shù)的允許時(shí)間內(nèi)計(jì)數(shù)的最大值為：10 50 000 000=500 000 000<229=536 870 912，為了方便數(shù)據(jù)傳輸，系統(tǒng)中采用了32位位寬的計(jì)數(shù)，如圖7所示，仿真波形如圖8所示。

    鎖存器模塊：在門控信號(hào)關(guān)閉的同時(shí)，停止計(jì)數(shù)，同時(shí)啟動(dòng)鎖存模塊，把測(cè)量的數(shù)據(jù)鎖存起來，以便傳輸。
    中斷輸出：鎖存數(shù)據(jù)的同時(shí)，給單片機(jī)一個(gè)低電平的中斷信號(hào)，通知單片機(jī)讀取數(shù)據(jù)。該模塊用于鎖存計(jì)數(shù)器輸出計(jì)數(shù)值，供51IP軟核讀取，進(jìn)行處理顯示。計(jì)數(shù)器模塊在門控信號(hào)關(guān)閉(下降沿)的同時(shí)，停止計(jì)數(shù)，同時(shí)啟動(dòng)鎖存模塊，把測(cè)量的數(shù)據(jù)鎖存起來，以便傳輸，鎖存電路如圖9所示。

    數(shù)據(jù)選擇輸出：系統(tǒng)中采用了2個(gè)32位的計(jì)數(shù)器，由于單片機(jī)采用的是51系列單片機(jī)，只有8位的數(shù)據(jù)總線，所以一次通信只能傳輸8位數(shù)據(jù)，所以設(shè)計(jì)了一個(gè)數(shù)據(jù)輸出控制模塊。

    頂層模塊：實(shí)例化所有的底層模塊。FPGA部分的整體結(jié)構(gòu)圖如圖10所示。

4 MC8051 IP Core軟件設(shè)計(jì)流程
    系統(tǒng)軟件設(shè)計(jì)流程如圖11所示。

    中斷服務(wù)子程序如圖12所示。

5 結(jié)論
    文中采用Altera的cyclone II系列的EP2C8Q208C8這款FPGA芯片。設(shè)計(jì)中使用了Verilog語(yǔ)言對(duì)各個(gè)模塊的描述設(shè)計(jì)。文中提出的數(shù)字頻率計(jì)設(shè)計(jì)方案采用等精度的測(cè)量算法，以先進(jìn)的FPGA可編程邏輯器件作為核心控制及運(yùn)算電路單元可達(dá)到很高的測(cè)量精度要求，8051IPCore嵌入到FPGA芯片系統(tǒng)，與測(cè)頻模塊共用同一個(gè)FPGA芯片，和傳統(tǒng)的頻率計(jì)相比大大減小了電路板的尺寸，同時(shí)增加了系統(tǒng)的可靠性、設(shè)計(jì)靈活性和可更改性。實(shí)現(xiàn)了數(shù)字系統(tǒng)的軟件化。加入LCD液晶顯示，使測(cè)量效果更加直觀。