隨著工藝技術(shù)的不斷發(fā)展，高性能數(shù)字芯片中越來越廣泛地采用高速存儲器和多種總線標準，并需要提供多種電平標準的參考電壓，這給接口電路的設計提出了挑戰(zhàn)。設計支持高速通信、高覆蓋性的電平標準，支持多種接口協(xié)議，可控延遲，并具備一定的工作速度、穩(wěn)定性和高的驅(qū)動能力的可編程輸入輸出接口電路成為當務之急?；谝陨戏治?，本文設計了一種多協(xié)議可編程輸入輸出接口中的輸入接口電路，在用戶配置基準電壓和輸入模式的情況下，可以支持多達10種的不同協(xié)議標準，并可以通過可編程延遲模塊消除焊盤至芯片內(nèi)部的保持時間，實現(xiàn)信號通路的同步性。

1 電路拓撲結(jié)構(gòu)及協(xié)議分析

    目前高性能數(shù)字芯片的輸入輸出接口模塊(IOB)通常采用如圖1所示的拓撲結(jié)構(gòu)，它完整地提供了從管腳到芯片內(nèi)部邏輯之問的連接。該結(jié)構(gòu)主要由可編程輸入緩沖、可編程輸出緩沖、輸入觸發(fā)鎖存器、輸出觸發(fā)器、可編程延遲及ESD保護構(gòu)成，每個IOB控制一個引腳，它可被配置為輸入、輸出或雙向I／O功能。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送人可編程輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到多路選擇器，經(jīng)選擇后輸入芯片；另一路經(jīng)可編程延遲模塊延時幾個納秒(或者不經(jīng)過延時直接輸入)，然后送到輸入通路觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程控制數(shù)據(jù)選擇器，且輸入輸出觸發(fā)器都配有獨立的時鐘，可以任選采用上升沿或下降沿作為有效作用沿，從而達到對輸入的可編程控制，提供不同的接口協(xié)議。

   本工作重點是設計該模塊中的可編程輸入子模塊電路，主要包括可編程延遲模塊、可編程輸入緩沖模塊、ESD保護模塊及輸入觸發(fā)鎖存器、選擇器等，設計目標是必須完成多種通用及高速輸入標準協(xié)議的可編程選擇。目前高集成度的接口協(xié)議稱為JEDEC (joint electron device engineering council)標準。常見的輸入輸出接口標準定義在JEDEC8系列中。

    JEDEC定義了輸入輸出接口的電氣性能，包括供電電壓、輸入最低高電平VIH、輸出最高低電平VIL、輸出最低高電平VOH、輸出最高低電平 VOL、最大電流驅(qū)動能力、輸出擺率等，此外還需要根據(jù)特定的輸入輸出標準提供用于差分輸入的用戶自定義基準電壓VREF。以頻率較高的HSTL標準及較為通用的LVCMOS協(xié)議標準為例，其JEDEC定義的電氣性能如表1所示。

    可見，必須設計不同的輸入緩沖模塊為不同標準提供輸入路徑。HSTL協(xié)議擺幅電壓較低，頻率可達200 MHz，但不具備5 V電壓耐壓能力，且必須差分輸入，需從外部提供0.75 V基準電壓；LVCMOS協(xié)議電壓較高，耐壓能力強，為單端輸入，可選用single-ended端至端輸入緩沖器。根據(jù)表1中的9種不同協(xié)議特性，將其分為三組，通過不同的輸入緩沖模塊進行輸入，分別進行編程控制，根據(jù)需要添加延遲量。模塊電路結(jié)構(gòu)如圖2所示，其中編程控制點均未給出。

    其中，低基準電壓緩沖器完成較低基準電壓的協(xié)議差分輸入，包括HSTL／GTL／GTL+協(xié)議，基準電壓分別為0.75、0.8、1.0 V；高基準電壓緩沖器完成較高基準電壓的協(xié)議差分輸入，包括CTT／SSTL2／SSTL3協(xié)議，基準電壓分別為1.5、1.25、1.5 V；單端輸入緩沖器完成端至端的通用協(xié)議輸入，包括LVTTL／LVCMOS／LVCMOS18協(xié)議?？删幊萄舆t模塊對信號輸入通路的信號進行可編程延遲，使其與D觸發(fā)器的時鐘信號CLK同步，最終通過選擇器(MUX)選擇信號為直接輸入或經(jīng)過延遲輸入。

2 電路實現(xiàn)

     就低基準電壓緩沖器而言，設計采用PMOS差分輸入級。影響性能指標的關(guān)鍵因素包括輸入差分放大器的增益、噪聲容限、共模抑制能力等。輸入?yún)f(xié)議中頻率最高的是HSTL協(xié)議，它可以達到200 MHz以上的工作頻率。以HSTL協(xié)議為例，JEDEC8標準定義了DC及AC兩種邏輯標準，且兩種標準之間有大約100 mV的電平差值。這是因為當輸入信號始終大于DC閾值時，邏輯狀態(tài)可以保持穩(wěn)定，避免發(fā)生翻轉(zhuǎn)，便于設計高增益的差分輸入級。噪聲容限NM在輸入輸出電路中是特別重要的指標，過低的噪聲容限會容易引起邏輯錯誤。高噪聲容限NMH與低噪聲容限NML分別定義為

   對于HSTL協(xié)議來說，單端輸入時的典型VMH及NML均為250 mV，差分輸入時則可以抑制650 mV的共模噪聲，在設計時還應盡量提高差分輸入管的等效小信號增益gm，提高共模抑制比CMRR。為防止襯底噪聲耦合到輸入通路，可以在設計時在版圖中加入保護環(huán)，對其進行隔離。

    高基準電壓緩沖器設計思路與低基準電壓緩沖器基本相同，但輸入端采用的是NMOS差分輸入級。單端輸入緩沖器的基本結(jié)構(gòu)類似于一個施密特觸發(fā)器，具有較高的輸入門限電壓，在輸入信號達到門限電壓之后，輸出通過緩沖器翻轉(zhuǎn)，并進行整形。

   可編程延遲模塊采用多級反相器延遲線結(jié)構(gòu)，并有多個選擇輸入路徑，利用各個路徑反相器數(shù)量及尺寸的不同，通過四個開關(guān)管控制延遲量。在進入芯片之前，經(jīng)過延遲的信號與未經(jīng)過延遲的信號還可通過一個多路選擇器MUX進行選擇，以滿足內(nèi)部時鐘的不同需要。最終完成的電路如圖3所示。