1．技術(shù)趨勢
　　現(xiàn)代無線通信的主體是移動(dòng)通信。參照ITU建議M1225，移動(dòng)通信是在復(fù)雜多變的移動(dòng)環(huán)境下工作的，因此必須考慮嚴(yán)重的時(shí)變和多徑傳播的影響。在現(xiàn)代無線通信系統(tǒng)中，特別是在碼分多址(CDMA)系統(tǒng)中，為了提高系統(tǒng)容量，提高系統(tǒng)靈敏度和在較低的發(fā)射功率下獲得較遠(yuǎn)的通信距離，一般都希望使用智能天線與聯(lián)合檢測技術(shù)。
　　在許多公開發(fā)表的技術(shù)文獻(xiàn)中，都涉及到對智能天線的波束賦形算法的研究，其研究結(jié)論是功能越強(qiáng)則算法越復(fù)雜。然而在移動(dòng)通信環(huán)境下，聯(lián)合檢測技術(shù)和波束賦形是必須實(shí)時(shí)完成的，且完成算法的時(shí)間只能以微秒計(jì)算。而受現(xiàn)代微電子技術(shù)水平的限制，在如此短的時(shí)間內(nèi)，數(shù)字信號處理器(DSP)或?qū)Ｓ眯酒?ASIC)還不能實(shí)現(xiàn)過于復(fù)雜的實(shí)時(shí)處理。
　　另一方面，移動(dòng)通信技術(shù)和標(biāo)準(zhǔn)還在不斷提出和更新，軟件無線電技術(shù)日益受到高度重視。美國FCC甚至發(fā)文要求各公司對此技術(shù)的應(yīng)用提供方案。如何用DSP（數(shù)字信號處理器）或FPGA（現(xiàn)場可編程邏輯陣列）等其他可編程器件，在公共硬件平臺上解決各種不同制式的空間接口已成為很多世界各國通信公司研究的主要課題。
　　過去，無線通信系統(tǒng)的設(shè)計(jì)多采用靜態(tài)設(shè)計(jì)，只能在規(guī)定范圍內(nèi)的特定頻段上使用專用調(diào)制器、編碼器和信道協(xié)議。即使是雙頻、三頻蜂窩電話也只在預(yù)先定義的兩個(gè)或三個(gè)標(biāo)準(zhǔn)之間切換。靜態(tài)設(shè)計(jì)通常是根據(jù)最壞情況的設(shè)計(jì)，在情況良好時(shí)就不能充分利用射頻頻譜。例如，若背景噪聲比最惡劣的情況小，就可能出現(xiàn)許多不必要的糾錯(cuò)編碼，這樣就不能獲得最高的比特率。這種情況對無線應(yīng)用系統(tǒng)的影響比有線應(yīng)用系統(tǒng)更嚴(yán)重，因?yàn)闊o線傳輸更易于受噪聲、干擾和衰減的影響。理想的軟件無線電能動(dòng)態(tài)適應(yīng)傳輸系統(tǒng)的任一環(huán)節(jié)的變化，如調(diào)制、編碼、信道協(xié)議及帶寬，等等，并能夠適應(yīng)實(shí)時(shí)性變化，最大程度地利用有效頻譜。已有專家預(yù)測，在未來幾年內(nèi)，依靠傳統(tǒng)的專用芯片來制造移動(dòng)通信無線設(shè)備的概念將受到重大沖擊。而且，軟件無線電不僅用于用戶終端，解決多模手持機(jī)的問題，它還將使用于無線基站。特別是在第三代移動(dòng)通信技術(shù)和標(biāo)準(zhǔn)都還在不斷更新的最近幾年內(nèi)，只有使用軟件無線電技術(shù)，才可能使產(chǎn)品跟上技術(shù)的發(fā)展，并適應(yīng)不同的標(biāo)準(zhǔn)和環(huán)境、網(wǎng)絡(luò)通信負(fù)荷，以及用戶需求的變化。
　　在現(xiàn)階段軟件無線電結(jié)構(gòu)體系的構(gòu)建中，已有研究表明可編程邏輯器件具有較好的性能，尤其是針對高并行性運(yùn)算比目前廣泛使用的DSP在性能上具有明顯的優(yōu)勢，前者不但可以提高運(yùn)算速度，更重要的是它可通過有效而靈活的設(shè)計(jì)方法提高系統(tǒng)硬件的整體工作效率，即盡可能使系統(tǒng)中所有邏輯資源處于有效工作狀態(tài)，降低系統(tǒng)功率。這是目前一些專用芯片以至DSP都無法比擬的。

2．軟件無線電技術(shù)的實(shí)現(xiàn)平臺
　　在軟件無線電技術(shù)的實(shí)現(xiàn)中，目前主流的硬件技術(shù)是通用信號處理器(以DSP為代表)和現(xiàn)場可編程邏輯陣列(以FPGA為代表)。雖然，現(xiàn)階段兩種技術(shù)作為軟件無線電實(shí)現(xiàn)平臺還都有各自的局限性，以下對比兩種技術(shù)在實(shí)現(xiàn)軟件無線電的一些特點(diǎn)：
　　由于軟件無線電技術(shù)基帶設(shè)計(jì)中大量使用乘加運(yùn)算，DSP在完成這種乘加運(yùn)算時(shí)， 一般需要進(jìn)行以下操作：
　　1=>讀存儲器， 取操作數(shù)，取指令
　　2=>運(yùn)算
　　3=>寫存儲器，存儲運(yùn)算結(jié)果
　　為了提高運(yùn)算速度，人們一般希望在一個(gè)指令周期中能夠多次進(jìn)行存儲器讀寫操作，以盡量縮短非運(yùn)算時(shí)間。
　　目前DSP廣泛采用了哈佛結(jié)構(gòu)和改進(jìn)的馮·諾伊曼結(jié)構(gòu)，能夠支持在一個(gè)指令周期進(jìn)行多次存取操作，這種體系結(jié)構(gòu)適用于非關(guān)聯(lián)性順序算法的實(shí)現(xiàn)。當(dāng)采用一個(gè)只能分時(shí)運(yùn)行的數(shù)字信號處理器時(shí)，調(diào)度多個(gè)時(shí)間要求緊迫的任務(wù)需要非常復(fù)雜的編程。尤其是，當(dāng)算法模塊關(guān)聯(lián)多個(gè)當(dāng)前和過去及未來的狀態(tài)時(shí)，DSP的效率不高。這主要是由于DSP在處理一些并行和回饋數(shù)據(jù)流時(shí)，存在額外的等待時(shí)間。
　　隨著通信技術(shù)的發(fā)展，對系統(tǒng)性能的要求也在不斷增高，而設(shè)計(jì)高性能復(fù)雜DSP芯片的周期及半導(dǎo)體工藝的發(fā)展還沒有跟上需求的發(fā)展。于是，復(fù)雜通信系統(tǒng)往往使用多片DSP來提高系統(tǒng)性能。
　　如圖2所示，典型的信號處理算法一般包括許多回饋環(huán)路和并行運(yùn)算結(jié)構(gòu)。通用DSP實(shí)現(xiàn)這類算法通常代碼效率并不高。
　　而用現(xiàn)場可編程門陣列(FPGA)實(shí)現(xiàn)上述算法，則可以克服上述設(shè)計(jì)的不足，這主要是由于FPGA提供了更大的設(shè)計(jì)靈活性。用FPGA設(shè)計(jì)軟件無線電時(shí)具有許多獨(dú)特的優(yōu)勢，主要體現(xiàn)在：
　　2.1 設(shè)計(jì)靈活性與高性能
　　與DSP相比，F(xiàn)PGA有更大的靈活性，可根據(jù)算法特點(diǎn)自定制計(jì)算體系結(jié)構(gòu)；利用并行性計(jì)算計(jì)算體系結(jié)構(gòu)和合理的流水線設(shè)計(jì)可以實(shí)現(xiàn)高端DSP應(yīng)用，且性能更高。使用FPGA構(gòu)成多處理器計(jì)算體系結(jié)構(gòu)，可將功能模塊很容易映射到獨(dú)立和并行的硬件節(jié)點(diǎn)上，實(shí)現(xiàn)任意多個(gè)并行數(shù)據(jù)處理路徑。避免了采用一個(gè)只能分時(shí)運(yùn)行的數(shù)字信號處理器時(shí)，調(diào)度多個(gè)時(shí)間要求緊迫的任務(wù)所需的非常復(fù)雜的編程。
　　2.2 在線重配置
　　目前許多FPGA芯片可作到部分在線重配置。最新推出的Xilinx Virtex-II系列芯片已具備以列為單位部分重新配置的功能，這對于未來設(shè)計(jì)多模系統(tǒng)將提供便利。實(shí)際上，Chameleon 公司的可重配置芯片在概念上與此是類似的，它是粒度更大的現(xiàn)場可編程邏輯器件，更便于設(shè)計(jì)使用和重配置。
　　2.3 分布式計(jì)算（DA）技術(shù)
　　二十多年前就有了分布式計(jì)算（DA）技術(shù)，已經(jīng)證實(shí)它不適于可編程DSP的定點(diǎn)指令集結(jié)構(gòu)。然而，DA非常適于FPGA實(shí)現(xiàn)。用Xilinx XC3000系列的FPGA設(shè)計(jì)DA FIR濾波器早在1992年就已提出。DA是專門針對乘積和方程的一種計(jì)算技術(shù)，方程中的一項(xiàng)乘積因子是常數(shù)。DA設(shè)計(jì)可實(shí)現(xiàn)門級高效率、串行位算法及高性能位并行運(yùn)算，它是經(jīng)典的串/并綜合方案。DA技術(shù)可應(yīng)用于很多重要的線性、時(shí)不變數(shù)字信號處理算法，如濾波器(FIR和IIR)、變換(快速傅立葉變換[FFT])及矩陣向量乘積，如8×8離散余弦變換(DCT)。
　　2.4 分布式存儲器技術(shù)增大了數(shù)據(jù)帶寬
　　分布式存儲器技術(shù)是利用FPGA內(nèi)部的LUT構(gòu)成的存儲單元，與塊存儲器相比，它更易于根據(jù)不同的算法結(jié)構(gòu)進(jìn)行裁減，便于并行算法的設(shè)計(jì)實(shí)現(xiàn)。將分布式存儲器技術(shù)與分布式計(jì)算（DA）技術(shù)結(jié)合起來可以實(shí)現(xiàn)高性能運(yùn)算。
　　2.5 流水線技術(shù)
　　采用流水線技術(shù)，將復(fù)雜的運(yùn)算劃分到多個(gè)時(shí)鐘完成，提高了系統(tǒng)的總處理能力，而且采用這種技術(shù)所利用的資源代價(jià)是很小的。
　　2.6 FPGA與ASIC技術(shù)的融合趨勢
　　Altera 的Excalibar內(nèi)嵌了ARM922T　32位 RISC處理器，Xilinx 的Virtex-II PRO也內(nèi)嵌了一個(gè)或多個(gè)PowerPC(IBM405)的核, 除此之外，內(nèi)嵌不同數(shù)量的硬件乘法器或乘加器的芯片已經(jīng)可以買到。
　　2.7 模塊化設(shè)計(jì)
　　2000年9月Xilinx公司推出的Modular Design工具為FPGA模塊化設(shè)計(jì)更提供了便利，提高了設(shè)計(jì)重用性，也更利于團(tuán)隊(duì)合作大型設(shè)計(jì)。
　　2.8 支持多種標(biāo)準(zhǔn)總線接口，更易于實(shí)現(xiàn)通用硬件平臺
　　如600百萬門的FPGA已經(jīng)面市，它同時(shí)支持多種標(biāo)準(zhǔn)總線接口，如LVDS, LDT, CompactPCI, RapidIO等。這就意味著我們可能以更小的接口設(shè)計(jì)開銷來獲取更高的系統(tǒng)性能。而采用大規(guī)模FPGA芯片使得計(jì)算單元之間的通信減少，提高了系統(tǒng)的可靠性。
　　2.9 加密技術(shù)
　　Xilinx Virtex-II 系列FPGA內(nèi)部已集成了片上DES或triple DES加密技術(shù)，它是一種對稱加密算法，DES加密密鑰為56bit, 從而使設(shè)計(jì)具有更好的保密性。
　　2.11 強(qiáng)大的時(shí)鐘綜合能力
　　新一代Virtex-II系列FPGA具備強(qiáng)大的系統(tǒng)時(shí)鐘管理的能力，并采用DSS(數(shù)字?jǐn)U頻技術(shù))有效降低EMI。
　　雖然FPGA在實(shí)現(xiàn)卷積編碼器等復(fù)雜邏輯功能上已經(jīng)有比較成熟的設(shè)計(jì)，但基于性價(jià)比考慮，用FPGA實(shí)現(xiàn)大量復(fù)雜計(jì)算方面目前還有很大的缺陷。隨著分布式計(jì)算(DA)技術(shù)的應(yīng)用，以及日趨明顯的FPGA與ASIC技術(shù)的融合趨勢，用可重配置邏輯器件構(gòu)成軟件無線電技術(shù)實(shí)現(xiàn)平臺將會(huì)成為不可逆轉(zhuǎn)的趨勢。

3．軟件無線電計(jì)算體系結(jié)構(gòu)的初步考慮
　　在軟件無線電結(jié)構(gòu)體系的構(gòu)建中，基帶信號處理器常常有需要求解大量多維線性方程組的運(yùn)算，這類運(yùn)算通常迭代性較高，人們一般認(rèn)為較難于在現(xiàn)場可編程邏輯陣列中以較高的性能價(jià)格比來實(shí)現(xiàn)，而傾向于用DSP來實(shí)現(xiàn)，由此，人們不得不將一個(gè)完整的運(yùn)算模塊劃分成多個(gè)運(yùn)算子模塊，即對性能要求較高的并行性運(yùn)算放在FPGA中實(shí)現(xiàn)，而將迭代性較高的運(yùn)算放在DSP中實(shí)現(xiàn)。由此帶來了一系列負(fù)面效應(yīng)，最突出的就是增加了模塊間數(shù)據(jù)通信所帶來的開銷，降低了系統(tǒng)性能。因而有必要深入研究軟件無線電計(jì)算體系結(jié)構(gòu)，大唐移動(dòng)等公司已投入到相關(guān)的研究中，并提出多項(xiàng)專利。由于無線通信中不斷改進(jìn)的性能更高的智能天線和聯(lián)合檢測算法要求更高的基帶處理能力和速度，目前性能最高的數(shù)字信號處理器(DSP)或?qū)Ｓ眯酒?ASIC)還不能實(shí)現(xiàn)過于復(fù)雜的實(shí)時(shí)處理。因而有必要尋求性能更高的并可以在線重配置的處理方法。
　　綜上所述，為了使移動(dòng)通信系統(tǒng)具有更高的容量和更好的性能，一方面，必須找到一種簡單且便于實(shí)時(shí)計(jì)算的算法，另一方面，要找到實(shí)施該算法的計(jì)算體系結(jié)構(gòu)，如實(shí)施迭代算法的方法和計(jì)算體系結(jié)構(gòu)，以便于進(jìn)一步提高基帶處理能力，并獲得良好的效果。