2  系統(tǒng)總體方案設(shè)計(jì)
　 系統(tǒng)采用USB接口電路實(shí)現(xiàn)計(jì)算機(jī)與FPGA的數(shù)據(jù)傳輸，以LVDS串行器與解串器構(gòu)建實(shí)時(shí)圖像的發(fā)送與接收電路。系統(tǒng)的原理框圖如圖2所示。

　 系統(tǒng)的工作原理為：計(jì)算機(jī)將控制命令及實(shí)時(shí)圖像數(shù)據(jù)經(jīng)由USB接口發(fā)送給FPGA，F(xiàn)PGA將實(shí)時(shí)圖像數(shù)據(jù)部分存儲到高速SRAM，然后根據(jù)控制命令將SRAM中數(shù)據(jù)傳送給LVDS串行器；另外，F(xiàn)PGA還需將回讀的實(shí)時(shí)圖像數(shù)據(jù)以20 MB/s的速度經(jīng)由USB接口發(fā)送給計(jì)算機(jī)進(jìn)行處理。
3 系統(tǒng)結(jié)構(gòu)組成及其實(shí)現(xiàn)
3.1 USB接口實(shí)現(xiàn)
　 本系統(tǒng)所使用的USB單片機(jī)選用Cypress公司開發(fā)的EZ-USB FX2芯片CY7C68013。該芯片集成了51單片機(jī)內(nèi)核、USB2.0收發(fā)器、串行接口引擎(SIE)、4 KBFIFO存儲器以及通用可編程接口等模塊，這些模塊則保證了CY7C68013可與外圍器件實(shí)現(xiàn)無縫的、高速的數(shù)據(jù)傳輸[2]。用戶在使用該單片機(jī)與外圍設(shè)備進(jìn)行數(shù)據(jù)傳輸時(shí)，只需直接利用GPIF接口來實(shí)現(xiàn)與外圍設(shè)備之間的邏輯連接，就可以進(jìn)行高速數(shù)據(jù)的傳輸。CY7C68013的GPIF接口有16位數(shù)據(jù)線，6個(gè)RDY信號和6個(gè)CTL信號。其中RDY信號為等待信號，GPIF可連續(xù)采樣RDY信號。通常用來等待指定信號的某個(gè)狀態(tài)出現(xiàn)，以確定GPIF下一步動作。CTL信號為控制輸出信號。通常用作選通信號、非總線輸出信號以及產(chǎn)生簡單的脈沖信號[3]。 CY7C68013在高速模式下,發(fā)送數(shù)據(jù)的碼率可達(dá)到480 Mb/s，因此可將20 MB/s的實(shí)時(shí)圖像數(shù)據(jù)實(shí)時(shí)地傳送給計(jì)算機(jī)[2]。
　 本系統(tǒng)的USB傳輸部分主要實(shí)現(xiàn)將計(jì)算機(jī)發(fā)出的控制命令及實(shí)時(shí)圖像數(shù)據(jù)發(fā)送給FPGA，并將回讀的實(shí)時(shí)圖像數(shù)據(jù)發(fā)送給計(jì)算機(jī)。計(jì)算機(jī)發(fā)送的命令信號通過CY7C68013的PE端口傳送給FPGA，實(shí)時(shí)圖像數(shù)據(jù)通過CY7C68013的GPIF接口發(fā)送給FPGA或上傳給計(jì)算機(jī)。由于USB與FPGA的傳輸速度不一致，所以還應(yīng)在FPGA中設(shè)置兩個(gè)軟FIFO，分別用于圖像數(shù)據(jù)的上傳與下發(fā)。
3.2 LVDS數(shù)據(jù)發(fā)送與接收部分
　 本系統(tǒng)采用美國TI公司的10位總線型LVDS芯片SN65LV1023A和SN65LV1224A實(shí)現(xiàn)實(shí)時(shí)圖像的高速數(shù)據(jù)傳輸和回采。兩者發(fā)送和接收10 bit并行數(shù)據(jù)的速率在10 MHz~60 MHz之間。由于數(shù)據(jù)在并串轉(zhuǎn)換時(shí)，SN65LV1023A會自動加上1位起始位和1位停止位,則串行數(shù)據(jù)發(fā)送的實(shí)際速率為120 Mb/s~792 Mb/s之間。LVDS串行器和解串器都需一個(gè)外部時(shí)鐘。只有這兩個(gè)外部時(shí)鐘頻率同步時(shí)，串行器和解串器才能正常通信。利用FPGA內(nèi)部時(shí)序邏輯，完全能夠解決工作時(shí)鐘頻率同步的問題。
　 實(shí)時(shí)圖像發(fā)送及接收電路如圖3所示。FPGA根據(jù)計(jì)算機(jī)控制命令先從高速SRAM中讀取1 B的數(shù)據(jù)，然后的將該字節(jié)外加兩位的識別位共10位的并行實(shí)時(shí)圖像數(shù)據(jù)輸出到SN65LV1023A，再將轉(zhuǎn)化后的高速串行差分信號經(jīng)高速電纜驅(qū)動器CLC006驅(qū)動后遠(yuǎn)程傳輸。CLC006能在最高400 Mb/s數(shù)據(jù)速率下驅(qū)動75 Ω傳輸線，還具有可控的輸出信號上升沿和下降沿時(shí)間，能使傳輸引入的抖動最小。通過調(diào)整R25/R27和R26/R28的阻值為驅(qū)動器提供正常輸入信號。其值大小參考芯片資料接口連接部分選擇，它隨其輸入電平類型及阻抗傳輸線而改變。驅(qū)動器的信號輸出幅度隨著Rext-H與Rext-L間電阻值的增大而增大。為了實(shí)現(xiàn)信號的最優(yōu)化傳輸，將Rext-H與Rext-L之間電阻R36接為10 k?贅的可調(diào)電阻，根據(jù)實(shí)際情況調(diào)節(jié)R36阻值實(shí)現(xiàn)輸出信號幅度范圍的調(diào)整。

　 由于傳輸線對信號有損耗，而且容易產(chǎn)生信號失真、畸變和碼元串?dāng)_等,本系統(tǒng)采用了自適應(yīng)電纜均衡器CLC014對遠(yuǎn)程傳輸后接收到的數(shù)據(jù)進(jìn)行均衡。CLC014具有同軸電纜和雙絞線的自動均衡、載波檢測與輸出靜音功能,適用數(shù)據(jù)速率范圍為50 Mb/s~650 Mb/s，且具有極低的抖動性能。
　 LVDS接收器在內(nèi)部雖然提供了針對輸入懸空、輸入短路以及輸入不匹配等情況下的可靠性設(shè)計(jì)，但是當(dāng)驅(qū)動器三態(tài)或LVDS接收器沒有連接到驅(qū)動器上時(shí)，連接電纜會產(chǎn)生天線效應(yīng)，此時(shí)LVDS接收器就有可能開關(guān)或振蕩。為避免此種情況的發(fā)生，傳輸電纜采用雙絞屏蔽電纜；另外在電路設(shè)計(jì)上外加上拉和下拉電阻來提高LVDS接收器的噪聲容限。圖3中的R31為100 Ω的匹配電阻，R32和R30分別為提高噪聲容限的上拉和下拉電阻，阻值為1.5 kΩ。
　 FPGA主要通過控制LVDS串行器的TCLK、TCLK_R/F引腳以及LVDS解串器的RCLK、RCLK_R/F引腳實(shí)現(xiàn)數(shù)據(jù)的發(fā)送與接收。具體實(shí)現(xiàn)方法為：TCLK、RCLK引腳由FPGA分配同一時(shí)鐘(時(shí)鐘頻率為20 MHz)，在時(shí)鐘的上升沿，F(xiàn)PGA先將從高速SRAM中讀取的1 B的數(shù)據(jù)發(fā)送出去，另外在FPGA接收到1 B的數(shù)據(jù)后，先將其存入內(nèi)部FIFO中，當(dāng)FIFO中的數(shù)據(jù)達(dá)到512 B后通知USB單片機(jī)讀取數(shù)據(jù)，然后發(fā)送到計(jì)算機(jī)。
4 實(shí)驗(yàn)結(jié)果
　 圖4與圖5分別為系統(tǒng)以20 MB/s的速度發(fā)送和接收的一幀512×512 B(每字節(jié)表示一個(gè)像素點(diǎn))圖像數(shù)據(jù),分析結(jié)果表明發(fā)送與接收的圖像數(shù)據(jù)完全一致，滿足系統(tǒng)的設(shè)計(jì)要求。

　 采用LVDS技術(shù)與FPGA相結(jié)合的方法，實(shí)現(xiàn)了彈載圖像采集設(shè)備與地面測試臺之間高速數(shù)據(jù)傳輸，系統(tǒng)的傳輸速率可達(dá)到20 MB/s,并且提高了系統(tǒng)的可靠性和集成度。另外，整個(gè)系統(tǒng)的時(shí)序均由FPGA控制實(shí)現(xiàn)，具有很強(qiáng)的重構(gòu)性。本設(shè)計(jì)已成功應(yīng)用于某CCD圖像采集設(shè)備的測試中，系統(tǒng)工作性能穩(wěn)定。
參考文獻(xiàn)
[1]     王冰,靳學(xué)明.LVDS 技術(shù)及其在多信道高速數(shù)據(jù)傳輸中的應(yīng)用[J]. 電子技術(shù)應(yīng)用,2003,29(3):55-57.
[2]     林剛勇,馬善農(nóng),許邦蓮.CY7C68013在數(shù)據(jù)傳輸中的應(yīng)用[J].微計(jì)算機(jī)信息, 2007(10):76-78.
[3]     徐志軍,徐光輝.CPLD/FPGA 的開發(fā)與應(yīng)用[M]. 北京: 電子工業(yè)出版社, 2002.
[4]     張國雄,測控電路[M].北京:機(jī)械工業(yè)出版社,2006.