AI加速器實(shí)現(xiàn)高速CNN處理，降低功耗。

全球領(lǐng)先的半導(dǎo)體解決方案供應(yīng)商瑞薩電子株式會(huì)社（TSE：6723）近日宣布推出全新AI加速器，可高速且低功耗地執(zhí)行CNN（卷積神經(jīng)網(wǎng)絡(luò)）處理，向下一代瑞薩嵌入式人工智能（e-AI）邁進(jìn)，加速端點(diǎn)設(shè)備智能化。采用該加速器的測試芯片可實(shí)現(xiàn)效率達(dá)到8.8 TOPS/W（注1），達(dá)到業(yè)界最高水平。瑞薩加速器基于計(jì)算存儲(chǔ)一體化（PIM）架構(gòu)，即當(dāng)讀取存儲(chǔ)器數(shù)據(jù)時(shí)，在存儲(chǔ)器電路中執(zhí)行乘法和累加運(yùn)算。

為構(gòu)建全新AI加速器，瑞薩推出了以下三種技術(shù)。一是可執(zhí)行大規(guī)模CNN計(jì)算的三進(jìn)制（-1，0，1）SRAM結(jié)構(gòu)PIM技術(shù)。二是與比較器配合使用的SRAM電路，可在低功耗下讀取存儲(chǔ)器數(shù)據(jù)。三是能夠防止在制造過程中因工藝變化而導(dǎo)致的計(jì)算錯(cuò)誤。將以上技術(shù)結(jié)合，既能縮短深度學(xué)習(xí)處理中的存儲(chǔ)器訪問時(shí)間，又可降低乘法和累加運(yùn)算所需的功率。因此，當(dāng)通過手寫字符識(shí)別測試（MNIST）進(jìn)行評估時(shí)，新加速器在保持99%以上準(zhǔn)確率的同時(shí)，達(dá)到了業(yè)界最高能效等級。

瑞薩于6月13日在日本京都召開的2019年度“VLSI和電路技術(shù)專題研討會(huì)（2019年6月9-14日）”上展示了相關(guān)測試結(jié)果。瑞薩還基于原型AI模塊演示了實(shí)時(shí)圖像識(shí)別技術(shù)，其中測試芯片由一顆小型電池供電，在演示環(huán)節(jié)中與微控制器、攝像頭、其它外圍設(shè)備及開發(fā)工具相連接。

由于二進(jìn)制（0，1）SRAM結(jié)構(gòu)只能處理值為0或1的數(shù)據(jù)，PIM架構(gòu)無法通過單比特計(jì)算獲得足夠的大規(guī)模CNN運(yùn)算精度水平。此外，制造過程中的工藝變化導(dǎo)致這些運(yùn)算的可靠性降低。瑞薩現(xiàn)已開發(fā)出攻克這些問題的技術(shù)，并將其作為實(shí)現(xiàn)未來革命性AI芯片的前沿技術(shù)應(yīng)用于下一代e-AI解決方案，例如對性能和功率效率有較高要求的可穿戴設(shè)備及機(jī)器人等。

下一代AI芯片技術(shù)的關(guān)鍵特性：

可根據(jù)所需精度調(diào)整計(jì)算位數(shù)的三進(jìn)制（-1，0，1）SRAM結(jié)構(gòu)PIM技術(shù)

三進(jìn)制（-1，0，1）SRAM結(jié)構(gòu)PIM技術(shù)采用三元存儲(chǔ)器與簡單數(shù)字計(jì)算塊相組合，保證硬件數(shù)量增加的同時(shí)將計(jì)算誤差降至最低。同時(shí)，允許根據(jù)所需精度進(jìn)行位數(shù)切換（如1.5位（三進(jìn)制）和4位計(jì)算之間）。可針對不同用戶需求支持不同的精度及運(yùn)算規(guī)模，用戶可優(yōu)化精度與功耗間的平衡。

結(jié)合比較器和復(fù)制單元的高精度/低功耗存儲(chǔ)器數(shù)據(jù)讀取電路

當(dāng)采用PIM架構(gòu)時(shí)，通過檢測SRAM結(jié)構(gòu)中的位線電流值以讀取存儲(chǔ)器數(shù)據(jù)。盡管使用A/D轉(zhuǎn)換器進(jìn)行高精度位線電流檢測是有效的，但這種方法功耗高且芯片面積較大。因此，瑞薩將比較器（1位感測放大器）與復(fù)制單元相結(jié)合，方便靈活控制電流，從而開發(fā)出高精度的存儲(chǔ)器數(shù)據(jù)讀取電路。此外，由于神經(jīng)網(wǎng)絡(luò)操作所激活節(jié)點(diǎn)（神經(jīng)元）數(shù)量非常少（約1%），通過關(guān)閉未激活節(jié)點(diǎn)（神經(jīng)元）讀取電路以實(shí)現(xiàn)更低的運(yùn)行功率。

消除制造過程中因工藝變化導(dǎo)致計(jì)算誤差的規(guī)避技術(shù)

由于制造過程中的工藝變化，導(dǎo)致SRAM結(jié)構(gòu)中位線電流值產(chǎn)生誤差，從而造成存儲(chǔ)器讀取數(shù)據(jù)時(shí)出現(xiàn)錯(cuò)誤。為解決這個(gè)問題，瑞薩在芯片內(nèi)部覆蓋了多個(gè)SRAM計(jì)算電路模塊，由制造工藝變化最小的模塊執(zhí)行計(jì)算任務(wù)。由于激活節(jié)點(diǎn)只是所有節(jié)點(diǎn)中的一小部分，因此激活節(jié)點(diǎn)被有選擇地分配給制造過程變化最小的SRAM計(jì)算電路模塊執(zhí)行計(jì)算。從而將計(jì)算誤差降至幾乎可忽略的水平。

自2015年引入嵌入式AI（e-AI）概念以來，瑞薩一直致力于多個(gè)e-AI解決方案的研發(fā)。瑞薩根據(jù)e-AI的有效性和已實(shí)施的應(yīng)用程序定義了“類”，并根據(jù)以下四類開發(fā)出e-AI解決方案：

瑞薩于2017年推出e-AI開發(fā)環(huán)境，并于2018年發(fā)布RZ/A2M微處理器，該微處理器集成瑞薩獨(dú)有DRP技術(shù)，為第2類應(yīng)用提供解決方案。同時(shí)，為實(shí)現(xiàn)第3類應(yīng)用，瑞薩進(jìn)一步提高了DRP技術(shù)的計(jì)算性能。

現(xiàn)在，瑞薩正立足此項(xiàng)開發(fā)并推出新型尖端技術(shù)。全新加速器技術(shù)結(jié)合低功耗特性和改進(jìn)的計(jì)算性能，可能成為實(shí)現(xiàn)第4類應(yīng)用的關(guān)鍵技術(shù)之一。瑞薩致力于通過在物聯(lián)網(wǎng)邊緣及端點(diǎn)采用AI技術(shù)來增強(qiáng)智能，為實(shí)現(xiàn)智能社會(huì)做出貢獻(xiàn)。

注釋

（注1）TOPS/W：每秒每瓦的萬億次操作。該單位表示1瓦特功率下1秒鐘內(nèi)可以執(zhí)行的運(yùn)算次數(shù)；8.8 TOPS/W的性能相當(dāng)于在1秒鐘內(nèi)用1瓦特的功率進(jìn)行8.8×10^12次計(jì)算。