全新10nm SuperFin晶體管技術：性能提升可媲美臺積電5nm ?

作為摩爾定律的提出者和踐行者，英特爾一直以來在晶體管技術上不斷變革創(chuàng)新，比如90nm時代的應變硅(Strained Silicon)、45nm時代的高K金屬柵極(HKMG)、22nm時代的FinFET立體晶體管。

當?shù)貢r間8月13日，英特爾在2020年架構(gòu)日活動上，正式公布了全新的SuperFin晶體管技術、“混合結(jié)合”(Hybrid Bonding)封裝技術，進一步展示了英特爾半導體工藝上的持續(xù)創(chuàng)新。

即便是飽受爭議的14nm工藝，Intel也在一直不斷改進，通過各種技術的加入，如今的加強版14nm在性能上相比第一代已經(jīng)提升了超過20%，堪比完全的節(jié)點轉(zhuǎn)換。

雖然在不久前英特爾再度宣布其7nm工藝的量產(chǎn)再度推遲6個月，使得其股價大跌，外界一片看衰英特爾之聲，因為臺積電的5nm工藝已經(jīng)量產(chǎn)，而英特爾的7nm還在難產(chǎn)之中，這也使得近期業(yè)內(nèi)充斥著英特爾在制程工藝上已徹底被臺積電擊敗的聲音。

但是，相比臺積電、三星在制程工藝節(jié)點命名上的數(shù)字游戲，英特爾一直踐行著最為嚴苛的工藝節(jié)點命名方式，每一代制程工藝的大的升級其晶體管數(shù)量將達到上一代的兩倍。也就是說，英特爾的7nm的晶體管密度將是10nm的兩倍。

但是，如果以晶體管密度為標準的話，英特爾三年前推出的14nm制程所能達到的晶體管密度已經(jīng)與三年后臺積電、三星所推出的10nm的晶體管密度相當，而英特爾的10nm工藝雖然比臺積電、三星要晚，但是它的晶體管密度卻達到他們的兩倍，并且在鰭片間距、柵極間距、最小金屬間距、邏輯單元高度等指標均領先于臺積電和三星的10nm。

同樣，英特爾的7nm工藝的晶體管密度等指標方面，實際上也要優(yōu)于臺積電和三星的5nm工藝。

英特爾高級院士、技術與制造事業(yè)部制程架構(gòu)與集成總監(jiān)Mark T. Bohr此前就曾表示：“隨著摩爾定律的推進，制程升級也開始變得越來越難，一些公司開始背離了摩爾定律對于制程工藝的命名法則。

即使晶體管密度增加很少，但他們?nèi)岳^續(xù)推進采用新一代制程節(jié)點命名。這也導致了制程節(jié)點名稱根本無法正確體現(xiàn)這個制程位于摩爾定律曲線的哪個位置?！?

當然，即便如此，英特爾在制程工藝的推進的速度上確實落后了，因為臺積電的5nm已經(jīng)量產(chǎn)，而英特爾的7nm工藝則要等到明年了。

為此，英特爾在繼續(xù)推進7nm工藝的同時，也在不斷的優(yōu)化10nm工藝。

英特爾此前在10nm工藝節(jié)上就融入了諸多新技術，比如自對齊四重曝光(SAQP)、鈷局部互連、有源柵極上接觸(COAG)等等，但它們帶來的挑戰(zhàn)也讓新工藝的規(guī)模量產(chǎn)和高良品率很難在短時間內(nèi)達到理想水平。

因此持續(xù)的優(yōu)化也將有助于10nm的性能的持續(xù)釋放。在英特爾2020年架構(gòu)日活動上，英特爾公布了全新的10nm SuperFin晶體管技術。

英特爾首席架構(gòu)師Raja Koduri表示，經(jīng)過多年對FinFET晶體管技術的改進，英特爾正在重新定義該技術，而SuperFin晶體管技術的推出，是該公司有史以來最為強大的單節(jié)點內(nèi)性能增強，帶來的性能提升可與全節(jié)點轉(zhuǎn)換相媲美。也就是說，憑借該技術，英特爾實現(xiàn)了其新一代的10nm工藝可以媲美其初代的7nm工藝。

據(jù)介紹，10nm SuperFin技術實現(xiàn)了英特爾增強型FinFET晶體管與Super MIM(Metal-Insulator-Metal)電容器的結(jié)合。SuperFin技術能夠提供增強的外延源極/漏極、改進的柵極工藝和額外的柵極間距，并通過以下方式實現(xiàn)更高的性能：

1、增強源極和漏極上晶體結(jié)構(gòu)的外延長度，從而增加應變并減小電阻，以允許更多電流通過通道;

2、改進柵極工藝以實現(xiàn)更高的通道遷移率，從而使電荷載流子更快地移動;

3、提供額外的柵極間距選項可為需要最高性能的芯片功能提供更高的驅(qū)動電流;

4、使用新型薄壁阻隔將過孔電阻降低了30%，從而提升了互連性能表現(xiàn);

5、與行業(yè)標準相比，在同等的占位面積內(nèi)電容增加了5倍，從而減少了電壓下降，顯著提高了產(chǎn)品性能。

英特爾表示，該技術由一類新型的“高K”( Hi-K)電介質(zhì)材料實現(xiàn)，該材料可以堆疊在厚度僅為幾埃厚的超薄層中，從而形成重復的“超晶格”結(jié)構(gòu)。這是一項行業(yè)內(nèi)領先的技術，領先于其他芯片制造商的現(xiàn)有能力。

英特爾聲稱，通過SuperFin晶體管技術等創(chuàng)新的加強，10nm工藝可以實現(xiàn)節(jié)點內(nèi)超過15%的性能提升!而根據(jù)臺積電此前公布的數(shù)據(jù)顯示，其5nm工藝相對于其之前的7nm工藝的性能提升也只有15%。

如果說，之前英特爾第一代10nm工藝的性能已經(jīng)可以和臺積電7nm工藝相媲美，那么新一代的基于SuperFin晶體管技術的10nm工藝在性能上，可能已經(jīng)可以與臺積電的5nm工藝相媲美。而這也是為何英特爾將SuperFin晶體管技術，稱之為其“有史以來最為強大的單節(jié)點內(nèi)性能增強，帶來的性能提升可與全節(jié)點轉(zhuǎn)換相媲美”。

據(jù)英特爾透露，10nm SuperFin技術將運用于代號為“ Tiger Lake”的英特爾下一代移動版酷睿處理器中。Tiger Lake正在生產(chǎn)中，OEM的筆記本產(chǎn)品將在今年晚些時候的假日季上市。

全新混合結(jié)合封裝技術

作為英特爾六大技術支柱之一，封裝技術也一直是英特爾的關鍵優(yōu)勢技術，特別是在摩爾定律推進越來越困難的當下，封裝技術則成為了通過異構(gòu)整合，繼續(xù)推進芯片性能提升和成本下降的關鍵。

近去年，英特爾就推出了多項全新的先進芯片封裝技術：包括Foveros、Co-EMIB、ODI、MDIO等。基本原則都是使用最優(yōu)工藝制作不同IP模塊，然后借助不同的封裝方式、高帶寬低延遲的通信渠道，整合在一塊芯片上，構(gòu)成一個異構(gòu)計算平臺。

在此次的2020年架構(gòu)日活動上，英特爾又宣布推出了全新的“混合結(jié)合”(Hybrid Bonding)封裝技術。英特爾稱，其可取代當今大多數(shù)封裝技術中使用的“熱壓結(jié)合”(thermocompression bonding)封裝技術。

隨著摩爾定律的繼續(xù)推進，芯片的尺寸可能會變得越來越小，這樣為了保證足夠的帶寬，必須要進一步縮小橋凸間距，提升單位面積下的橋凸數(shù)量。通過堆疊裸片的高密度垂直互連是目前封裝技術演進的一大方向，其主要是靠每平方毫米內(nèi)所能容納的橋凸數(shù)量(也即橋凸的間距大小)來進行界定，數(shù)量越大(間距越小)，則數(shù)據(jù)傳輸?shù)膸捀?，傳輸速度更快，延遲更底。

目前英特爾的高密度垂直互連技術的橋突間距可以做到50μm，即400個橋凸/mm?。

而英特爾此次推出的混合結(jié)合技術，能夠加速實現(xiàn)10微米及以下的凸點間距(Pitch)，提供更高的互連密度、更小更簡單的電路、更大的帶寬、更低的電容、更低的功耗(每比特不到0.05皮焦耳)。

也就是說，采用新的混合結(jié)合技術，可以使得英特爾現(xiàn)有的凸點間距能縮小到原來的1/5，并且每平方毫米的凸點數(shù)量也能超過1萬，增加足足25倍，這也意味著芯片間的互聯(lián)帶寬將得到極大的提升。

據(jù)英特爾介紹，采用混合結(jié)合封裝技術的測試芯片已在2020年第二季度流片。

不過，英特爾并未透露未來會在什么產(chǎn)品上率先商用。