本文的電源芯片指DC-DC和LDO芯片。
EN即enable，意為使能，指的是激活該管腳，電源芯片才會有輸出。
在EN腳上設計不同的外圍電路，可以實現(xiàn)電源芯片多種上電功能，別看一個小小的EN管腳，設計不好，同樣影響電源芯片的正常工作。
接下來一起看一下EN管腳有那些玩法吧！
某些DC_DC的EN pin支持懸空使能，也就是說EN不用接任何器件，只要有輸入，就會有輸出。
某些DC-DC的pin description里面有float to enable字樣
為什么懸空也能使能？
帶float to enable的DC-DC EN管腳內(nèi)部會有一個內(nèi)置上拉源接到輸入VIN上，在EN腳懸空時，利用0.9uA的上拉源來開啟電源。
EN管腳的內(nèi)部上拉源
▉ 玩法2：用CPU的GPIO控制EN管腳
通過單片機GPIO輸出高低電平來開啟/關閉DC-DC，一般EN pin會有一個閾值，超過這個值，開啟DC-DC，低于這個值關閉DC-DC。
設計時建議預留兩個分壓電阻，提高兼容性，更換不同IO電壓的CPU時可做到有的放矢。
VIN和EN處于同一電壓水平的，這種多見于LDO芯片，可通過電阻R1上拉到VIN，見下中圖。
或者VIN和EN直接短接相連，將R1換作一根導線，這個時候電源的開啟和關系取決于VIN輸入的UVLO閾值，見下右圖。
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VIN通過分壓電阻接到DC-DC EN pin
▉?玩法4：EN腳通過兩個分壓電阻調(diào)整UVLO閾值
通過分壓電阻接到EN管腳的好處是可以設置DC-DC的啟動電壓和關閉電壓，Vstart和Vstop電壓值至少高于DC-DC的UVLO值，不然設置分壓電阻沒有意義。
UVLO的全稱是under voltage lock out，顧名思義就是低電壓鎖定，即欠壓保護。
UVLO是針對DC-DC的輸入VIN來說的，當電壓低于某一定值，DC-DC直接鎖定保護，UVLO限制了電源芯片的最低輸入電壓，一定程度上可以保證芯片不會產(chǎn)生不穩(wěn)定的震蕩，提高電源芯片工作時的穩(wěn)定性和可靠性。
UVLO的閾值通常都是小于VIN最小輸入電壓值的，且是由芯片內(nèi)部寄存器控制，在某些應用場合，如果不希望UVLO這么低，通過調(diào)整分壓電阻阻值，可以設置電源啟動電壓和停止電壓。
r1的計算公式為：
r2的計算公式為：
Vstart為啟動電壓，Vstop為關閉電壓；
Vena為EN閾值電壓；
Ihys為遲滯電流，I1為EN上拉源電流；
r1和r2為外部分壓電阻；
要求不高，可以直接采用公式：
高于Vstart電源開啟，低于Vstart電源關閉。
為使DC-DC穩(wěn)定使能，可以將Vena設置為比其閾值大一些（介于閾值和其最大值之間即可），根據(jù)閾值和想要的開啟電壓，選擇合適的r1和r2取值。
▉?玩法5：EN腳外部加RC延時電路
某些電路有多個LDO，且LDO上電有時序要求，此時可以在EN Pin上加RC，通過設置RC的大小，來滿足要求，如下的VOUT1如果要求比VOUT2先上電，即可將R1C1參數(shù)設置比R2C2小即可。
用兩個GPIO控制EN來滿足上電時序
Vout受到Vin電壓波動的影響
▉?玩法6：多電源協(xié)同作戰(zhàn)
有一些電路使用多種電源時，可以用上一級電源的PWRGD管腳來drive下一級電源的EN Pin，達到有福同享有難同當的目的，即上一級電源開，下一級電源才開，上一級電源異常，下一級電源也無法開啟（同時開，同時關），此電路也可以滿足時序的要求，即VOUT2比VOUT1上電慢。
用上一級PWRGD管腳來驅動下一級電源的EN Pin
上圖中的PWRGD是開漏輸出，電源異常時，此腳會被拉低，指示電源是否good的管腳。
PWRGD管腳描述
如下是EN1、PWRGD1、VOUT1、VOUT2的上電波形，可以看出，在前級電源完全上電之后，即PWRGD1管腳變?yōu)榉€(wěn)定的高電平時VOUT2才開始緩慢上升。
雙電源EN1、PWRGD1、VOUT1、VOUT2上電波形
▉ 更多玩法等待你們解鎖
介紹了這6種玩法，大家可以舉一反三，還有很多EN管腳設計方法就不一一列舉了，設計好EN管腳的目的就是為了相應功能的實現(xiàn)和電源芯片穩(wěn)定可靠的工作。
今天的文章內(nèi)容到這里就結束了，希望對你有幫助，喜歡的話，點個贊點個在看，我們下一期見。
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