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概述

在電路設計中，“信號”始終是工程師無法繞開的一個知識點。不管是在設計之初，還是在測試環(huán)節(jié)中，信號質量問題都值得關注。在本文中，主要介紹信號相關的四類問題：信號過沖、毛刺（噪聲）、回溝（臺階）、信號邊沿緩慢。

一、信號過沖

如下圖是信號過沖的常見波形圖：

危害

1、超過正常供電范圍，會產生閂鎖效應(現(xiàn)在由于廠家工藝改進， 閂鎖問題基本上可以得到規(guī)避。但是長時間的信號過沖會使得器件失效率增加);?

2、形成干擾源， 對其它器件造成串擾；

3、管腳上的負電壓可能使器件PN襯底（ 寄生二極管） 前向偏置，流過的大電流過大時，熔斷鍵絲產生開路；

產生原因

1、 其它相鄰信號串擾；

2、 器件驅動能力太強；

3、 沒有匹配或者匹配不當；

解決方法

1、 PCB布線避開干擾源和耦合路徑；

2、 增加電阻匹配，參考做法是源端串電阻或者末端并電阻，減 少過沖；

如下圖是不同匹配電阻下同一信號的上升沿波形，可以看出，通過調節(jié)源端匹配電阻，可以減緩信號上升沿。

二、毛刺（噪聲）

如下圖是毛刺的常見波形圖：

危害

容易造成控制信號控制錯誤或時鐘信號相位發(fā)生錯誤：

1、數(shù)據線上的毛刺如果被采樣到，可能造成判斷結果錯誤；

2、邊沿觸發(fā)的器件中，時鐘線上的毛刺可能會使得采樣到多余的數(shù)據 （相當于多了一拍時鐘）；

產生原因

1、PCB走線串擾（例如數(shù)據線和時鐘線并行走線較長，信號線放置在晶振等干擾源附近）；

2、外界干擾，如地線噪聲等；

3、邏輯出現(xiàn)競爭、冒險；

注：兩個輸入信號同時向相反方向的邏輯電平跳變的現(xiàn)象（即一個由1---> 0， 另一個從0 ---> 1），稱為競爭。因競爭導致在輸出端可能產生尖峰脈沖的現(xiàn)象，稱為冒險。

解決方法

1、控制器件布局和PCB走線，信號遠離干擾源；

2、添加去耦電容或輸出濾波等，濾波器件盡量靠近信號管腳；

3、邏輯設計中添加冗余項，或者采用同步邏輯設計，避免競爭冒險；

三、回勾（臺階）

如下圖是回溝、臺階的常見波形圖：

危害

1、主要是時鐘類信號上的回勾有危害， 可能會使得采樣到多余的數(shù)據（相當于多了一拍時鐘），影響了時鐘信號上升沿和下降沿的單調性；

2、對于電源信號，上電邊沿的回勾可能導致系統(tǒng)死機，需要結合復位信號判斷是否可以接受；

3、數(shù)據信號由于一般是在數(shù)據的中間采樣，回勾的影響不是很大（除非速率很高，建立保持時間1～2ns，這時需要考慮回勾對數(shù)據的影響）；

產生原因

匹配不當， 信號放射回來形成回勾。

解決方法

增加合適的匹配電阻。

四、信號邊沿緩慢

由于驅動不足或者負載過大，信號邊沿緩慢常常伴隨著信號幅度較低現(xiàn)象。

如下圖是振蕩的常見波形圖：

危害

上升、下降沿緩慢發(fā)生在數(shù)據信號線上（串口信號線，HW信號線等）時，會造成數(shù)據采樣錯誤。

產生原因

驅動能力不夠，或者負載過大（例如鏈路阻抗太大）。

解決方法

1、提高驅動能力；

2、減小負載；

End

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