摘要:為解決北斗導(dǎo)航接收機干擾功率強、有效信號弱的不足,提出了一種基于功率倒置自適應(yīng)算法的抗干擾設(shè)計方案。該方案以自適應(yīng)天線系統(tǒng)為平臺,采用FPGA處理器Virtex5芯片實現(xiàn)自適應(yīng)算法,根據(jù)最小均方誤差原則迭代
由于其靈活性與高性能,F(xiàn)PGA已經(jīng)在眾多需要計算復(fù)雜數(shù)學題或傳遞函數(shù)的工業(yè)、科研、軍事及其它應(yīng)用中找到用武之地。苛刻的精度要求與計算時延在更關(guān)鍵的應(yīng)用中并不少見。在采用FPGA實現(xiàn)數(shù)學函數(shù)時,工程師一般選擇定
本文主要分析了FIR數(shù)字濾波器的基本結(jié)構(gòu)和硬件構(gòu)成特點,簡要介紹了FIR濾波器實現(xiàn)的方式優(yōu)缺點;結(jié)合Altera公司的Stratix系列產(chǎn)品的特點,以一個基于MAC的8階FIR數(shù)字濾波器的設(shè)計為例,
楷登電子(美國 Cadence公司)近日推出Cadence® Tensilica® DNA100處理器IP,首款深度神經(jīng)網(wǎng)絡(luò)加速器(DNA)AI處理器IP,無論小至0.5 還是大到數(shù)百TeraMAC(TMAC),均可實現(xiàn)高性能和高能效。
Mentor Graphics 公司(納斯達克代碼:MENT)今天發(fā)布了最新版的 Catapult® 平臺。與傳統(tǒng)手工編碼的寄存器傳輸級 (RTL) 相比,該平臺將硬件設(shè)計的時間從設(shè)計啟動到 RTL 驗證收斂縮短了 50%。
剛剛參加了Cadence硬件驗證平臺的發(fā)布會,這邊廂歐時電子又以硬件分銷商的身份宣布推出最新3D設(shè)計工具DesignSpark Mechanical,注意,還是免費的。作為同時向市場提供電子元器件和維修設(shè)備的分銷商,歐時電子全球技術(shù)
由于脈寬調(diào)制技術(shù)是通過調(diào)整輸出脈沖的頻率及占空比來實現(xiàn)輸出電壓的變壓變頻效果,所以在電機調(diào)速、逆變器等眾多領(lǐng)域得到了日益廣泛的應(yīng)用。 而電磁法作為一種地球物理探測的有效方法,已經(jīng)廣泛地應(yīng)用于礦藏
越來越多的技術(shù)供應(yīng)商,開始為自動化、控制和儀器儀表領(lǐng)域的應(yīng)用,提供基于云的軟件。
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