1 引言
    傳統(tǒng)激光脈沖時(shí)間測(cè)距系統(tǒng)常采用模擬電路閾值檢測(cè)實(shí)現(xiàn)時(shí)刻鑒別。這種方法比較簡(jiǎn)單，但受脈沖幅度變化的影響較大，且對(duì)信噪比要求很高。當(dāng)信噪比很低時(shí)，則無法實(shí)現(xiàn)測(cè)距功能。因此不用門控電路控制脈沖計(jì)數(shù)，而直接利用高速數(shù)據(jù)采集器件及計(jì)算機(jī)進(jìn)行數(shù)據(jù)采集和處理，可以獲得大量的回波信息。面對(duì)高速率的傳輸數(shù)據(jù)，高性能FPGA的接口設(shè)計(jì)便成為連接前端A／D與后端信號(hào)處理器的紐帶。

2 激光測(cè)距原理
    在此僅討論脈沖體制的激光雷達(dá)。作為一種非相干激光雷達(dá)，它采用的是脈沖法測(cè)距，即利用脈沖激光器發(fā)射一個(gè)或一列很窄的激光脈沖，通過測(cè)量回波與發(fā)射主波之間的脈沖延遲時(shí)間來測(cè)量距離(即測(cè)量飛行時(shí)間法)。在靈敏度足夠和不產(chǎn)生測(cè)距模糊的情況下，其最大測(cè)量距離為：
    R一=cTr/2=(C/2/fr=) (1)
式中：c是光速；Tr是激光往返于發(fā)射器和目標(biāo)之間的傳播時(shí)間，這里等于發(fā)射脈沖的重復(fù)周期；fc是激光發(fā)射脈沖的重復(fù)頻率，用于確定回波脈沖是否到達(dá)的同步標(biāo)志則決定了測(cè)距的準(zhǔn)確度。對(duì)于利用計(jì)數(shù)脈沖計(jì)算光脈沖傳播時(shí)間，其傳播時(shí)間為：T=Tc·N=N/fc (2)
式中：N為傳播時(shí)間內(nèi)計(jì)數(shù)脈沖個(gè)數(shù)；Tc為計(jì)數(shù)器時(shí)鐘周期；fc為計(jì)數(shù)器時(shí)鐘頻率。其目標(biāo)距離為：R=cN/2fc (3)
    由式(3)可知，fc越大，測(cè)量距離R精度越小。因此脈沖激光測(cè)距法的測(cè)距精度與計(jì)數(shù)脈沖時(shí)鐘頻率成反比，即時(shí)鐘頻率越高，測(cè)距精度也越高。

3 AT84AS004和XCL5VLX50簡(jiǎn)介
    AT84AS004是由1：4的DMUX組成的10位2 Gs／s模數(shù)轉(zhuǎn)換器，適用于滿足第一或第二奈奎斯特采樣定律的寬帶信號(hào)的數(shù)字化。當(dāng)它工作在2 Gs/s時(shí)，滿足奈奎斯特第一定律會(huì)有7．8位的有效位和一55 dB的SFDR；滿足奎斯特第二定律會(huì)有7．5位的有效位和54 dB的SFDR。1：4的多路數(shù)字信號(hào)輸出是與LVDS邏輯兼容的，與標(biāo)準(zhǔn)的DSP和FPGA接口匹配，AT84AS004工作在2 Gs／s。由于A/D轉(zhuǎn)換器AT84AS004集成度較高，模塊設(shè)計(jì)相對(duì)簡(jiǎn)單。前端與運(yùn)放采用差分輸入方式，后端與FPGA內(nèi)的4個(gè)雙口RAM對(duì)應(yīng)連接。采樣速率為1 GHz，數(shù)據(jù)輸出采用1：4并行模式，輸出數(shù)據(jù)率為250 MHz,輸入時(shí)鐘和數(shù)據(jù)輸出時(shí)鐘類型可分別設(shè)置為CLK／2和DR/2，設(shè)置方法如圖1所示。PCB設(shè)計(jì)可參考AT84A—S004一EB數(shù)據(jù)手冊(cè)。
    FPGA的選型主要基于高速和RAM資源豐富考慮目。由于XCL5VLX50的內(nèi)核可工作在550MHz時(shí)鐘嚇，同時(shí)內(nèi)部具有接近2 Mbit的RAM存儲(chǔ)空間，能很好滿足前端高速A／D數(shù)據(jù)采集和存儲(chǔ)接口設(shè)計(jì)，同時(shí)也能滿足高速數(shù)據(jù)吞吐率的要求。

4 激光脈沖測(cè)距雷達(dá)系統(tǒng)實(shí)現(xiàn)框架
    系統(tǒng)由高速運(yùn)放、高速A/D轉(zhuǎn)換器、低通濾波器、積累平均等功能模塊組成。其中，低通濾波器可通過FPGA硬件完成，積累平均等功能模塊可由高性能DSP組成。同時(shí)還需要有高速、高性能的FPGA構(gòu)成MD轉(zhuǎn)換器與FPGA和FPGA與DSP之間的高速數(shù)據(jù)接口。其信號(hào)流程是模擬信號(hào)首先通過運(yùn)放AD8352差分放大送入AT84AS004內(nèi)，輸出分A，B，C,D 4個(gè)端口。當(dāng)采樣率為1 GHz時(shí)，采用同步輸出模式的數(shù)據(jù)輸出頻率可達(dá)到125 MHz，再在FPGA內(nèi)做相應(yīng)處理，根據(jù)采樣同步信號(hào)形成數(shù)據(jù)幀，分別送入TS一201的鏈路口L0~L3和總線DO～D63上。存入TS一20l片內(nèi)RAM中并進(jìn)行相關(guān)運(yùn)算，然后通過鏈路口送入第2片TS一201中進(jìn)行其他數(shù)據(jù)運(yùn)算，數(shù)據(jù)結(jié)果通過與DSP相連的CY7C68013轉(zhuǎn)換為USB協(xié)議數(shù)據(jù)或串口數(shù)據(jù)傳到上位機(jī)。上位機(jī)軟件采用VC語言，設(shè)計(jì)軟件可識(shí)別USB接口，將距離數(shù)據(jù)讀出并實(shí)時(shí)顯示。A／D變換器時(shí)鐘由AD9516產(chǎn)生，輸入系統(tǒng)時(shí)鐘或板上晶體振蕩器時(shí)鐘。圖2所示為系統(tǒng)設(shè)計(jì)框圖。

5 FPGA內(nèi)部接口設(shè)計(jì)
    FPGA內(nèi)部要求完成同步接收前端A/D采集的數(shù)據(jù)，并將數(shù)據(jù)進(jìn)行低通濾波處理后轉(zhuǎn)換為TS201鏈路口模式數(shù)據(jù)和總線模式數(shù)據(jù)，同時(shí)還要求模擬設(shè)計(jì)SPI端口完成時(shí)鐘器件AD9516的初始化配置。與前端A／D接口設(shè)計(jì)采用4路同步鎖存模式，同步接
收時(shí)鐘為125 MHz，上下沿觸發(fā)，每路數(shù)據(jù)位寬為10 bit，將每路低位補(bǔ)零處理后拼成64 bit數(shù)據(jù)，各接口設(shè)計(jì)如圖3所示。

6 系統(tǒng)性能分析
6．1 采樣率
    為了能對(duì)激光窄脈沖實(shí)時(shí)采樣，要求采樣率達(dá)1 GHz。該方案采用E2V公司的高速A／D轉(zhuǎn)換器AT84AS一004，其最高采樣率可達(dá)2 GHz，提高了系統(tǒng)的升級(jí)能力，同時(shí)由于該器件具有多路轉(zhuǎn)換功能，因而可大大降低數(shù)據(jù)傳輸速率，為系統(tǒng)硬件設(shè)計(jì)提供了條件。
6．2 數(shù)據(jù)傳輸率
    由于A／D采樣位寬為10位，當(dāng)采樣率為1 GHz時(shí)，其數(shù)據(jù)傳輸速率為10 Gbit／s，故對(duì)系統(tǒng)的吞吐能力提出了挑戰(zhàn)。系統(tǒng)的吞吐能力完全取決于高性能ADSP TS201的鏈路口與總線的傳輸能力，當(dāng)TS201系統(tǒng)工作在80 MHz時(shí)，鏈路口時(shí)鐘工作在350 MHz時(shí)，總吞吐能力為13．52 Gbit／s，完全可以滿足當(dāng)前系統(tǒng)數(shù)據(jù)吞吐能力要求。而當(dāng)采樣率為1 GHz。系統(tǒng)采樣時(shí)間為10μs，采樣周期為1 ms時(shí)，可以在FPGA內(nèi)部設(shè)計(jì)雙口RAM，其緩存空間最大需要100 Kbit，而單獨(dú)總線的傳輸速率在0．5 ms內(nèi)就可達(dá)2．56 Mbit，鏈路口可作為系統(tǒng)升級(jí)為2 GHz采樣率時(shí)備用。
6．3 測(cè)距精度
    由于測(cè)距精度與計(jì)數(shù)脈沖頻率成反比，當(dāng)計(jì)數(shù)脈沖頻率為500 MHz時(shí)，其理想情況下的最小測(cè)距精度可達(dá)0．3 m。

7 結(jié)語
    在給定測(cè)距范圍內(nèi)，測(cè)距系統(tǒng)無非追求兩個(gè)重要指標(biāo)：一是測(cè)距精度，二是實(shí)時(shí)性。當(dāng)采用高性能FPGA作為激光窄脈沖處理核心框架后，系統(tǒng)在這兩個(gè)指標(biāo)上都具備軟件處理上無可替代的硬性指標(biāo)。