摘要：本文采用FPGA器件EP1C6T144C8芯片代替單片機(jī)控制A/D轉(zhuǎn)換芯片ADC0809進(jìn)行采樣控制，整個(gè)設(shè)計(jì)用VHDL語(yǔ)言描述，在QuartusⅡ平臺(tái)下進(jìn)行軟件編程實(shí)現(xiàn)正確的A/D轉(zhuǎn)換的工作時(shí)序控制過程，并將采樣數(shù)據(jù)從二進(jìn)制轉(zhuǎn)化成BCD碼。本設(shè)計(jì)可用于高速應(yīng)用領(lǐng)域和實(shí)時(shí)監(jiān)控方面。
關(guān)鍵詞：FPGA；A/D轉(zhuǎn)換；VHDL；采樣控制；BCD碼

在以往的A/D器件采樣控制設(shè)計(jì)中，多數(shù)是以單片機(jī)或CPU為控制核心，雖然編程簡(jiǎn)單，控制靈活，但缺點(diǎn)是控制周期長(zhǎng)，速度慢。單片機(jī)的速度極大的限制了A/D高速性能的利用，而FPGA的時(shí)鐘頻率可高達(dá)100MHz以上。本設(shè)計(jì)以高集成度的芯片為核心，進(jìn)行時(shí)序控制、碼制變換。具有開發(fā)周期短，靈活性強(qiáng)，通用能力好，易于開發(fā)、擴(kuò)展等優(yōu)點(diǎn)。既降低了設(shè)計(jì)難度，又加快了產(chǎn)品的開發(fā)周期。

1 系統(tǒng)設(shè)計(jì)原理

本設(shè)計(jì)采用FPGA芯片EP1C6T144C8來對(duì)ADC0809進(jìn)行采樣控制，并對(duì)數(shù)據(jù)進(jìn)行處理，可將數(shù)據(jù)用LED顯示出來。如圖1所示，芯片EP1C6T144C8在對(duì)ADC0809控制時(shí)產(chǎn)生START轉(zhuǎn)換啟動(dòng)信號(hào)，ALE地址鎖存允許信號(hào)（高電平有效），在工作過程中，F(xiàn)PGA不斷讀入轉(zhuǎn)換結(jié)束信號(hào)EOC判斷AD0809轉(zhuǎn)換是否結(jié)束。當(dāng)EOC發(fā)出一個(gè)正脈沖時(shí)，表示A/D轉(zhuǎn)換結(jié)束，此時(shí)開啟輸出允許OE，打開ADC0809的三態(tài)緩沖鎖存器將轉(zhuǎn)換好的8位二進(jìn)制數(shù)輸入FPGA芯片中。通過查找表的方法將8位二進(jìn)制數(shù)轉(zhuǎn)換成12位BCD碼。

                                        圖1   控制原理圖

2  FPGA模塊設(shè)計(jì)與仿真

    本設(shè)計(jì)采用QuartusⅡ軟件平臺(tái)下的VHDL硬件描述語(yǔ)言進(jìn)行軟件編程。主要分為兩個(gè)部分：ADC0809的工作狀態(tài)模塊和二進(jìn)制到BCD碼轉(zhuǎn)換模塊。

2.1    ADC0809工作狀態(tài)模塊

采用雙進(jìn)程有限狀態(tài)機(jī)的方法來實(shí)現(xiàn)。設(shè)計(jì)st0～st7八個(gè)工作狀態(tài)。st0：初始化。st1：產(chǎn)生ALE的上升沿將模擬通道IN1的地址鎖存。st2：產(chǎn)生START信號(hào)上升沿，啟動(dòng)A/D轉(zhuǎn)換。st3：START信號(hào)延時(shí)一個(gè)脈沖。st4：A/D轉(zhuǎn)換中，等待。st5：轉(zhuǎn)換結(jié)束，開啟輸出允許信號(hào)OE。st6：OE延時(shí)一個(gè)脈沖，并開啟數(shù)據(jù)鎖存信號(hào)LOCK。st7：延時(shí)一個(gè)時(shí)鐘，輸出數(shù)據(jù)。狀態(tài)轉(zhuǎn)換方式見下面程序段。

case current_state is

    when st0=> ale<='0';start<='0';oe<='0';lock<='0'; next_state<=st1;

                   ---初始態(tài)ST0向下一狀態(tài)ST1轉(zhuǎn)換,0809采樣控制信號(hào)初始化；

    when st1=> ale<='1';start<='0';oe<='0';lock<='0'; next_state<=st2;

                   ---由ALE的上升沿將通道地址'001'鎖入0809的地址寄存器；

    when st2=> ale<='1';start<='1';oe<='0';lock<='0'; next_state<=st3;  ---啟動(dòng)采樣信號(hào)；

    when st3=> ale<='0';start<='1';oe<='0';lock<='0';

      if(eoc='0')  then  next_state<=st4; ---轉(zhuǎn)換即將結(jié)束,轉(zhuǎn)換至下一狀態(tài)；

        else next_state<=st3;   ---轉(zhuǎn)換未結(jié)束,繼續(xù)在狀態(tài)ST3中等待；

      end if;

    when st4=> ale<='0';start<='0';oe<='0';lock<='0';

      if(eoc='1')  then  next_state<=st5; ---EOC由0恢復(fù)1,轉(zhuǎn)換結(jié)束；

        else next_state<=st4; ---轉(zhuǎn)換未結(jié)束,等待；

      end if;

    when st5=> ale<='0';start<='0';oe<='1';lock<='0'; next_state<=st6;  --開啟輸出允許OE；

    when st6=> ale<='0';start<='0';oe<='1';lock<='1'; next_state<=st7;  --開啟數(shù)據(jù)鎖存LOCK；

    when st7=> ale<='0';start<='0';oe<='0';lock<='1'; next_state<=st0;

    when others=>next_state<=st0;  ---其它狀態(tài)返回ST0；

  end case;

2.2  二進(jìn)制到BCD碼轉(zhuǎn)換模塊

本設(shè)計(jì)模擬量輸入范圍為0～+5V,用8位二進(jìn)制數(shù)表示其精度為0.02。將ADC0809輸出的二進(jìn)制數(shù)劃分為高四位與低四位，通過查表分別算出電壓值并寫出對(duì)應(yīng)的12位BCD碼, 將得到的高四位電壓與低四位電壓值用12位BCD碼加法，把12位BCD碼分為三組，每組四位，相加從最低4位開始，且每4位相加結(jié)果超過10時(shí)需作進(jìn)位動(dòng)作，最終得到BCD碼分別對(duì)應(yīng)高、中、低三位輸出顯示。[!--empirenews.page--]

2.3  A/D采樣控制與數(shù)據(jù)轉(zhuǎn)換的部分程序及仿真

采用QuartusⅡ軟件平臺(tái)下的VHDL語(yǔ)言編程實(shí)現(xiàn)。

library ieee;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_1164.all;

entity ad_hgq is

  port( d :in std_logic_vector(7 downto 0);---AD輸入；

        clk,eoc :in std_logic; ---eoc:轉(zhuǎn)換結(jié)束狀態(tài)信號(hào)； oe : buffer std_logic;

        addr :out std_logic_vector(2 downto 0); ---oe:輸出允許,addr:選通地址；

        ale,start:out std_logic; ---ale:允許地址鎖存；

        q :buffer std_logic_vector(7 downto 0)); ---轉(zhuǎn)換數(shù)據(jù)輸出顯示；       

end ad_hgq;

architecture behaviour of ad_hgq is

  type state is (st0,st1,st2,st3,st4,st5,st6,st7); ---以枚舉類型定義各狀態(tài)子類型；

  signal current_state,next_state :state:=st0;   signal regl :std_logic_vector(7 downto 0);

  signal addrx :std_logic_vector(2 downto 0):="000";

  signal lock :std_logic;           ---轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)；

  signal hex :std_logic_vector(7 downto 0);

begin

process(clk)

  begin

    if(clk'event and clk='1')  then  current_state<=next_state;

    end if;     ---在時(shí)鐘上升沿,轉(zhuǎn)換至下一狀態(tài)；

end process ; ---由信號(hào)current_state將當(dāng)前狀態(tài)帶出進(jìn)程,進(jìn)入下一進(jìn)程；

process(lock)

  begin

    if lock='1'and lock'event  then  regl<=d;

    end if; --在lock上升沿,將轉(zhuǎn)換好的數(shù)據(jù)鎖存入8位鎖存器中；

end process;

process(clk)

  begin

    if clk'event and clk='1'  then

      if current_state=st0  then  addrx<=addrx+1; ---進(jìn)入下一地址通道；

      end if;

    end if;

    addr<=addrx;

end process;

q<=regl; ---數(shù)據(jù)輸出；

process(clk)

  begin

    if( clk'event and clk ='1')  then  if oe='1'  then  hex<=q; ---將數(shù)據(jù)送給hex；

      end if;

    end if;

end process;  

end behaviour;

圖2顯示的是A/D采樣控制并將所采的數(shù)據(jù)轉(zhuǎn)換為BCD碼的仿真結(jié)果。圖中Value為所采的電壓結(jié)果值。

圖2   采樣控制模塊仿真

3  結(jié)束語(yǔ)

采用EP1C6T144C8芯片實(shí)現(xiàn)對(duì)A/D轉(zhuǎn)換器的采樣控制，充分利用了FPGA的高速度和高可靠性,從而解決了傳統(tǒng)中用單片機(jī)控制時(shí)速度慢的問題。FPGA具有靈活的編程方式，簡(jiǎn)單方便的編程環(huán)境，易學(xué)易用，大大提高工作效率，縮短研制周期。本設(shè)計(jì)可用于高速應(yīng)用領(lǐng)域和實(shí)時(shí)監(jiān)控方面。