摘要：

當(dāng)今手機(jī)的一個(gè)共同發(fā)展趨勢是LCD和相機(jī)總線的串行化，這是為了降低柔性PCB 成本，節(jié)省 PCB 空間，以及減少 EMI 組件。然而，在串行方案設(shè)計(jì)方面，人們可能認(rèn)為：這些串行化方案會(huì)增加額外的功耗，原因是增加了器件。本文將闡明若能降低基帶驅(qū)動(dòng)輸出，使其配合串化器輸入的較低驅(qū)動(dòng)需求，那么串行化方案能夠降低鏈路功耗。設(shè)計(jì)人員如能了解 LCD 或相機(jī)總線的這一 “功率轉(zhuǎn)折” 點(diǎn)，就能降低設(shè)計(jì)功耗。

串行化趨勢：

隨著手機(jī)需要實(shí)現(xiàn)的功能越來越多，且外形越來越復(fù)雜，人們開始采用串行化技術(shù)來達(dá)到手機(jī)的設(shè)計(jì)目標(biāo)。采用串行化技術(shù)就可使用較窄的柔性PCB (FPCB)，減少PCB空間，省去一些不必要的 EMI 組件，通過使用較小的連接器來提高可靠性。采用串行化技術(shù)，設(shè)計(jì)人員可以大幅減少通過 FPCB 發(fā)送的信號線數(shù)量，從而實(shí)現(xiàn)更小巧、更復(fù)雜的連接 設(shè)計(jì)。但即便有這些好處，人們還是心存疑慮：增加額外的器件來實(shí)現(xiàn)串行化方案，會(huì)不會(huì)導(dǎo)致系統(tǒng)功耗增加。鑒于手機(jī)設(shè)計(jì)有嚴(yán)格的功耗限制，因此，本文將討論采用串行化技術(shù)降低功耗的真實(shí)性。

并行實(shí)現(xiàn)方案：

圖1所示為一個(gè)典型的并行方案。

圖1所示為一個(gè)典型的并行方案。

圖1：典型的并行方案。

在這個(gè)架構(gòu)中，基帶處理器 (baseband processor, BP) 驅(qū)動(dòng)電路的負(fù)載包括主PCB的走線、FPCB、FPCB連接器，以及翻蓋PCB上的走線和最終的顯示器負(fù)載。BP驅(qū)動(dòng)電路必須能夠直接采用 LVCMOS 信令來驅(qū)動(dòng)該負(fù)載。

采用RGB接口的顯示器可能需要高達(dá)24位的數(shù)據(jù)，而這對WQVGA顯示來說就需要8MHz或更高的帶寬，具體要視顯示屏分辨率而定。顯示屏分辨率越高，顯示器接口所需的信號帶寬就越大。

串行方案：

在串行顯示方案中，在主PCB和翻蓋PCB的數(shù)據(jù)通道上放置了一對器件。串化器位于主PCB上，將并行顯示數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)流，并通過FPCB傳送到解串器。根據(jù)所采用的串行化架構(gòu)而定，可以把數(shù)個(gè)串行數(shù)據(jù)信號縮減為一對差分信號。解串器將串行數(shù)據(jù)流轉(zhuǎn)換成驅(qū)動(dòng)顯示器接口的并行數(shù)據(jù)流 (參見圖2)。

圖2：串行實(shí)現(xiàn)方案。

并行方案和串行方案有著重要的差別，而正是這些差別使得串行方案得以減少鏈路功耗。在主PCB上使用一個(gè)串化器后，BP 輸出驅(qū)動(dòng)電路的要求就大大降低，這是因?yàn)榇鬏斎氲尿?qū)動(dòng)負(fù)載比并行顯示器通道所需的低得多。采用串行接口后，BP還可降低輸出電壓，并允許串化器處理到顯示器驅(qū)動(dòng)電路的電平轉(zhuǎn)換。例如，顯示器工作電壓為2.7V，BP可將輸出到串化器的電壓降至1.8V。然后，解串器將產(chǎn)生顯示器所需的2.7V信號。

此外，大多數(shù)串行方案采用差分信令協(xié)議，類似于低壓差分信號 (LVDS)。這種信號能大幅降低通過FPCB傳送數(shù)據(jù)所需的電壓振幅，還可減小信號鏈路的EMI。通過減小信號振幅，并因串行流中EMI減小而取消雙重屏蔽FPCB，串行方案就可以降低功耗。

功率轉(zhuǎn)折點(diǎn)：

對于給定的應(yīng)用，采用串行方案開始比采用并行方案節(jié)省功耗的轉(zhuǎn)變點(diǎn)在于功率轉(zhuǎn)折點(diǎn)。就我們的例子而言，使用系統(tǒng)參數(shù)的經(jīng)驗(yàn)估算數(shù)值，通過比較手機(jī)中串行與并行數(shù)據(jù)路徑的顯示鏈路功耗，就可以近似得到功率轉(zhuǎn)折點(diǎn)?？蓮囊韵路匠痰玫絼?dòng)態(tài)功耗：

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在這一方程中：

C = 被驅(qū)動(dòng)鏈路的有效負(fù)載電容

V = 顯示信號的電壓幅度

FCLK = 顯示數(shù)據(jù)通道帶寬

AFACTOR = 顯示信號的有效活動(dòng)因子 (數(shù)據(jù)位電平轉(zhuǎn)換的平均速率)

NBITS = 顯示通道數(shù)據(jù)位寬

圖3：動(dòng)態(tài)功率計(jì)算

在這些參數(shù)中，除C和AFACTOR之外大多數(shù)已在本文中討論過，C與系統(tǒng)相關(guān)，就并行方案而言，C可取值80pF來估算包括PCB走線，柔性連接器、FPCB、ESD/EMI部件以及顯示驅(qū)動(dòng)電路輸入負(fù)載在內(nèi)的典型應(yīng)用。而AFACTOR與數(shù)據(jù)相關(guān)，并隨應(yīng)用的不同而存在很大的差異，但在本計(jì)算中，則假設(shè)為50%。

使用這些參數(shù)以及圖3的方程，根據(jù)下面的參數(shù)計(jì)算出并行方案的功耗為29mW。

C = 80pf

V = 2.7V

Fclk = 8MHz

Afactor = 50%

Nbits = 24

對于串行方案，功耗計(jì)算稍有不同。這里采用的方法是同時(shí)計(jì)算BP驅(qū)動(dòng)串化器的功耗，以及解串器驅(qū)動(dòng)顯示驅(qū)動(dòng)電路的功耗。

按照下面的參數(shù)，BP驅(qū)動(dòng)串化器的功耗為0.5mW。

C=3pf

V=1.8V

Fclk=8MHz

Afactor=50%

Nbits=24

由此可見，由于BP輸出負(fù)載減小，因而可降低BP IO的電壓和驅(qū)動(dòng)電流，從而大幅降低功耗。

使用同樣的方法，按以下參數(shù)計(jì)算出解串器驅(qū)動(dòng)顯示驅(qū)動(dòng)電路的功耗為14.5mW。

C=40pf

V=2.7V

Fclk=8MHz

Afactor=50%

Nbits=24

按此計(jì)算，本例的功率轉(zhuǎn)折點(diǎn)為14mW，即并行功耗和串行方案的并行部分功耗之差。這個(gè)功率轉(zhuǎn)折點(diǎn)決定了串行鏈路功耗達(dá)到平衡的閾值。對于本例，目前的串行方案的功耗指標(biāo)為20mW以下。這意味著增加串行化處理的設(shè)計(jì)功耗僅增加6mW以下。如果進(jìn)一步降低功耗，例如取消并行方案中常用的一些無源部件，串行方案便能夠真正達(dá)到功率轉(zhuǎn)折點(diǎn)。

通過精細(xì)地實(shí)施串行化，可以進(jìn)一步降低顯示數(shù)據(jù)路徑的功耗，從而提高功率轉(zhuǎn)折點(diǎn)，這可包括取消一些EMI部件，以及顯示數(shù)據(jù)路徑上的ESD保護(hù)器件，因?yàn)樵诖蟹桨钢?，串化器和解串器對可為BP和顯示驅(qū)動(dòng)電路提供抵御 FPCB 上電流瞬變的ESD保護(hù)。

串行方案進(jìn)一步降低功耗的另一個(gè)途徑，是將解串器集成到顯示驅(qū)動(dòng)電路中，目前已采用于某些應(yīng)用。這樣就可以大大降低解串器的大電容負(fù)載，從而進(jìn)一步降低功耗。即便在未集成解串器的應(yīng)用中，仍然可讓解串器靠近顯示驅(qū)動(dòng)電路，從而減小數(shù)據(jù)通道走線的長度和負(fù)載，進(jìn)而降低功耗。

總結(jié)：

串行化技術(shù)已越來越多地應(yīng)用到當(dāng)今的手機(jī)設(shè)計(jì)中。串行化技術(shù)主要用于節(jié)省空間，但人們往往認(rèn)為這會(huì)大幅增加系統(tǒng)功耗。本文消除了這種疑慮，并闡明了串行化技術(shù)實(shí)際降低功耗的原理。目前的串行化解決方案正在縮小串行功耗與功率轉(zhuǎn)折點(diǎn)間的差距。這意味著，除串行化技術(shù)給設(shè)計(jì)帶來的其它好處之外，串行解決方案的鏈路功耗能夠降低，因而整個(gè)系統(tǒng)的功耗得以降低。