1 圖像采集處理系統(tǒng)硬件平臺
    在圖像信號處理過程中為保證實時性，首先要求實時圖像處理系統(tǒng)具有處理大數(shù)據(jù)的能力；其次對系統(tǒng)體積的大小、功能、穩(wěn)定性等也有嚴格要求。實時圖像處理算法中經(jīng)常要用到對圖像的求和、求差、二維梯度、圖像分割等不同層次、不同種類的運算?；谏鲜鲆蛩?，考慮到FPGA和DSP的優(yōu)異性能，這里在玻璃缺陷檢測系統(tǒng)中采用了如圖1所示的硬件平臺。

    系統(tǒng)內(nèi)各模塊功能簡要描述如下：
    (1)視頻采集異步FIFO模塊(內(nèi)嵌于FPGA中)接收從視頻A／D芯片SAA7113送來的數(shù)字視頻流，解決系統(tǒng)數(shù)據(jù)緩沖和異步時鐘的問題，因為SAA7113送過來的LLC頻率為27 MHz，而FPGA系統(tǒng)時鐘頻率為48 MHz。
    (2)視頻解碼模塊用來對得到的數(shù)字視頻流進行解碼，識別出行、場同步信號，并且根據(jù)需要選擇采集圖像的大小。
    (3)I2C配置接口模塊(通過EP2C35進行模擬配置)通過I2C總線對SAA7113進行初始化配置，選擇產(chǎn)生的數(shù)字視頻格式等。
    (4)圖像幀存控制模塊用來讀／寫系統(tǒng)兩片幀存儲器，并且可以在它們之間進行讀／寫切換操作。
    (5)圖像低級處理模塊從幀存中讀取一幀圖像數(shù)據(jù)，對其進行底層大量運算的圖像預處理，如噪聲消除、邊緣檢測等，最后將處理完的圖像數(shù)據(jù)經(jīng)通信模塊送至后端DSP處理器做進一步操作。此外由于采用基于SDRAM工藝的FPGA芯片，所以還需要配置電路在上電時對FPGA進行配置。
    系統(tǒng)上電時，F(xiàn)PGA首先從外部配置芯片中讀取配置數(shù)據(jù)，通過AS主動串行方式完成自身的程序加載，進入工作模式狀態(tài)。隨后I2C配置接口模塊完成對SAA7113的初始化，初始化結(jié)束后，F(xiàn)PGA等待采集圖像的命令。FPGA收到采集命令后，啟動采集視頻數(shù)據(jù)模塊、異步FIFO模塊和視頻解碼模塊進行解碼，將數(shù)據(jù)輪換寫到兩個幀存中，供圖像低級處理模塊處理、經(jīng)DSP對圖像做進一步處理，然后由通信模塊送往工控PC。

2 系統(tǒng)中內(nèi)存管理和圖像低級處理技術(shù)
2．1 SDRAM控制實現(xiàn)及仿真
    視頻轉(zhuǎn)換芯片輸出的視頻圖像數(shù)據(jù)通過8位總線VPO傳輸給FPGA，F(xiàn)PGA需要將數(shù)據(jù)保存到SDRAM中，SDRAM在讀寫上有嚴格的時序要求。SDRAM的命令由RAS_n，CAS_n，WE_n和LOAD_mode構(gòu)成，分別表示行選擇、列選擇、讀／寫控制和寄存器配置控制。在該系統(tǒng)中，設(shè)計了SDRAM(基于FPGA)接口模塊，該模塊控制SDRAM的命令與時序。模塊內(nèi)設(shè)計了初始化機制和系統(tǒng)指令分析機制。初始化機制不僅要完成對SDRAM的初始化配置，還要完成對控制器的初始化配置，從而使控制器與外部SDRAM的工作模式一致。為了實現(xiàn)高效的SDRAM存取，提高SDRAM總線的利用率，SDRAM接口模塊CLK采用133 MHz的高速時鐘，當?shù)玫綌?shù)據(jù)存取模塊的讀FIFO要求后．向SDRAM連續(xù)寫入16個字；當?shù)玫絇C接口模塊的讀SDRAM請求后讀出1個字；其他時間保證SDRAM進行刷新工作，以免數(shù)據(jù)丟失。從該硬件設(shè)汁平臺可以看出，系統(tǒng)中的SDRAM分別由PFGA和DSP控制。當DSP和FPGA完成對相應SDRAM的操作后，需要進行總線切換?？偩€切換后，DSP和FPGA開始對另一塊SDRAM進行相應操作。[!--empirenews.page--]
    其主要代碼如下：

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2．2 圖像低級處理的FPGA實現(xiàn)
    圖像處理系統(tǒng)中，底層的圖像預處理(濾波、銳化)的數(shù)據(jù)量很大，要求運算速度很快，但運算結(jié)構(gòu)相對比較簡單，適應于FPGA通過硬件實現(xiàn)。而在數(shù)字信號處理中，卷積器經(jīng)常被用于圖像濾波、邊緣檢測、圖像銳化，在玻璃缺陷檢測系統(tǒng)中，對采集的圖像進行濾波去噪處理，以降低后續(xù)處理運算的壓力。設(shè)對于兩個長度分別為m和n的序列f(i)和g(j)，于是可以給出一個長度為N=m+n-1輸出序列：

   
設(shè)f(i)為模板序列{ω1，ω2，…，ωk}，g(j)為輸入序列{x1，x2，…，xn}，模板匹配后的結(jié)果序列為{y1，y2，…，yn-k+1}，則：

   
    上式顯然與常規(guī)意義下的卷積有所不同，但只要將{ω1，ω2，…，ωk}從左到右按鏡像排列預置于模塊中即可。可以看出，每個輸入點xi都要與模塊中的所有元素進行累加和相乘。
    VHDL程序頂層文件代碼如下：

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    假設(shè)模板為{1，l，1}，其仿真波形如圖3所示。

    在實際操作中，模板的值預置于每個單元中，很容易修改，可以方便地完成各種“窗口”的卷積運算。在卷積實現(xiàn)的基礎(chǔ)上，只要采用不同系數(shù)的模板就可以完成各種運算，而且如果將卷積中的乘法和加法運算，分別換成比較運算和布爾運算中的“與”運算，那么卷積問題就換成了圖像匹配問題。如果將乘法運算改為加減法，將累加運算改為取最大、最小值，就可以完成灰度圖像的膨脹和腐蝕運算，這對于進行玻璃缺陷檢測是有著極大幫助的。

3 結(jié) 語
    這里闡述了一種基于FPGA的玻璃缺陷圖像采集處理系統(tǒng)方案，給出了具體的應用和設(shè)計框圖，它體積小、系統(tǒng)集成度高，能有效地對圖像進行高速采集處理。系統(tǒng)中采用的圖像數(shù)據(jù)卷積算法，大大減輕DSP后期數(shù)據(jù)處理的壓力，在研究過程中表明，采用FPGA實現(xiàn)圖像低層次算法，設(shè)計者必須非常了解FPGA器件內(nèi)部的資源，同時系統(tǒng)中涉及到時鐘信號、RAM、PCI接口等各種器件，大量復用的數(shù)據(jù)、地址線要求設(shè)計者必須精心考慮邏輯結(jié)構(gòu)和功能時序才能充分發(fā)揮出FPGA的功能，取得理想的應用效果。