簡單的說，進入了電子，不管是學(xué)純模擬，還是學(xué)單片機，DSP、ARM等處理器，或者是我們的FPGA，一般沒有不用到按鍵的地方。按鍵：人機交互控制，主要用于對系統(tǒng)的控制，信號的釋放等。因此在這里，F(xiàn)PGA上應(yīng)用的按鍵消抖動，也不得不講！
一、為什么要消抖動
如上圖所示，在按鍵被按下的短暫一瞬間，由于硬件上的抖動，往往會產(chǎn)生幾毫秒的抖動，在這時候若采集信號，勢必導(dǎo)致誤操作，甚至系統(tǒng)崩潰；同樣，在釋放按鍵的那一刻，硬件上會相應(yīng)的產(chǎn)生抖動，會產(chǎn)生同樣的后果。因此，在模擬或者數(shù)字電路中，我們要避免在最不穩(wěn)定的時候采集信號，進行操作。
對此一般產(chǎn)用消抖動的原理。一般可分為以下幾種：
（1）延時
（2）N次低電平計數(shù)
（3）低通濾波
在數(shù)字電路中，一般產(chǎn)用（1）（2）種方法。后文中將詳細介紹。
二、各種消抖動
1. 模擬電路按鍵消抖動
對于模擬電路中，一般消抖動用的是電容消抖動或者施密特觸發(fā)等電路，再次不做具體介紹。
2. 單片機中按鍵消抖動
對于單片機中的按鍵消抖動，本節(jié)Bingo根據(jù)自己當(dāng)年寫過的單片機其中的一個代碼來講解，代碼如下所示：
unsigned char key_scan(void)
{
if(key == 0) //檢測到被按下
{
delay(5); //延時5ms，消抖
if(key != 0)
retrurn 0; //是抖動，返回退出
while(!key1); // 確認被按下，等下釋放
delay(5); //延時5ms，消抖
while(!key1); //確認被釋放
return 1; //返回按下信號
}
return 0; //沒信號
}
針對以上代碼，消抖動的順序如下所示：
（1）檢測到信號
（2）延時5ms，消抖動
（3）繼續(xù)檢測信號，確認是否被按下
a) 是，則開始等待釋放
b) 否，則返回0，退出
（4）延時5ms，消抖動
（5）確認，返回按下信號，退出
當(dāng)然在單片機中也可以循環(huán)計數(shù)來確認是否被按下。Bingo認為如此，太耗MCU資源，因此再次不做講述。
3. FPGA中的按鍵消抖動
對于FPGA中的消抖動，很多教科書上都沒有講述。但Bingo覺得這個很有必要。對于信號穩(wěn)定性以及準確性分析，按鍵信號必須有一個穩(wěn)定的脈沖，不然對系統(tǒng)穩(wěn)定性有很大的干擾。
此處Bingo用兩種方法對FPGA中按鍵消抖動分析。其中第一種是通過狀態(tài)機的使用直接移植以上MCU的代碼，這個思想在FPGA狀態(tài)機中很重要。第二種，通過循環(huán)n次計數(shù)的方法來確認是否真的被按下，這種方法很實用在FPGA這種高速并行器件中。
（1）利用狀態(tài)機移植MCU按鍵消抖動
此模塊由Bingo無數(shù)次修改測試最后成型的代碼，在功能上可適配n個按鍵，在思想上利用單片機采用了單片機消抖動的思想。具體代碼實現(xiàn)過程請有需要的自行分析，本模塊移植方便，Verilog代碼如下所示：
/*************************************************
* Module Name : key_scan_jitter.v
* Engineer : Crazy Bingo
* Target Device : EP2C8Q208C8
* Tool versions : Quartus II 11.0
* Create Date : 2011-6-26
* Revision : v1.0
* Description :
**************************************************/
module key_scan_jitter
#(
parameter KEY_WIDTH = 2
)
(
input clk,
input rst_n,
input [KEY_WIDTH-1:0] key_data,
output key_flag,
output reg [KEY_WIDTH-1:0] key_value
);
reg [19:0] cnt; //delay_5ms(249999)
reg [2:0] state;
//-----------------------------------
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt <= 20'd0;
else
begin
cnt <= cnt + 1'b1;
if(cnt == 20'd249999)
cnt <= 20'd0;
end
end
//-----------------------------------
[!--empirenews.page--]
reg key_flag_r;
reg [KEY_WIDTH-1:0] key_data_r;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r <= 1'b0;
key_value <= {KEY_WIDTH{1'b0}};
end
else if(cnt == 20'd249999) //Delay_5ms
begin
case(state)
0:
begin
if(key_data != {KEY_WIDTH{1'b1}})
state <= 1;
else
state <= 0;
end
1:
begin
if(key_data != {KEY_WIDTH{1'b1}})
state <= 2;
else
state <= 0;
end
2:
begin
key_flag_r <= 1'b1;
key_value <= key_data; //lock the key_value
state <= 3;
end
3:
begin
key_flag_r <= 1'b0; //read the key_value
if(key_data == {KEY_WIDTH{1'b1}})
state <= 4;
else
state <= 3;
end
4:
begin
if(key_data == {KEY_WIDTH{1'b1}})
state <= 0;
else
state <= 4;
end
endcase
end
end
//---------------------------------------
//Capture the falling endge of the key_flag
reg key_flag_r0,key_flag_r1;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r0 <= 0;
key_flag_r1 <= 0;
end
else
begin
key_flag_r0 <= key_flag_r;
key_flag_r1 <= key_flag_r0;
end
end
assign key_flag = key_flag_r1 & ~key_flag_r0;
endmodule
信號線說明如下：
clk
系統(tǒng)最高時鐘
rst_n
系統(tǒng)復(fù)位信號
Key_data
按鍵信號（可根據(jù)需要配置為n位）
Key_flag
按鍵確認信號
Key_vaule
按鍵返回值
雷同上述MCU按鍵消抖動的狀態(tài)，此模塊可以模擬成一下5個狀態(tài)，見state machine：
（2）循環(huán)n次計數(shù)消抖動
同樣，此模塊也是Bingo無數(shù)次修改測試最后成型的代碼，利用了更少的資源，更適用于并行高速FPGA的性能要求。具體代碼實現(xiàn)過程請有需要的自行分析，本模塊通過相關(guān)時鐘的適配，n次計數(shù)來確認按鍵信號，Verilog代碼如下所示：
/*************************************************
* Module Name : key_scan.v
* Engineer : Crazy Bingo
* Target Device : EP2C8Q208C8
* Tool versions : Quartus II 11.0
* Create Date : 2011-6-25
* Revision : v1.0
* Description :
**************************************************/
[!--empirenews.page--]
module key_scan
#(
parameter KEY_WIDTH = 2
)
(
input clk, //50MHz
input rst_n,
input [KEY_WIDTH-1:0] key_data,
output key_flag,
output reg [KEY_WIDTH-1:0] key_value
);
//---------------------------------
//escape the jitters
reg [19:0] key_cnt; //scan counter
reg [KEY_WIDTH-1:0] key_data_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_data_r <= {KEY_WIDTH{1'b1}};
key_cnt <= 0;
end
else
begin
key_data_r <= key_data; //lock the key value
if((key_data == key_data_r) && (key_data != {KEY_WIDTH{1'b1}})) //20ms escape jitter
begin
if(key_cnt < 20'hfffff)
key_cnt <= key_cnt + 1'b1;
end
else key_cnt <= 0;
end
end
wire cnt_flag = (key_cnt == 20'hffffe) ? 1'b1 : 1'b0;//!!
//-----------------------------------
//sure the key is pressed
reg key_flag_r;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r <= 0;
key_value <= 0;
end
else if(cnt_flag)
begin
key_flag_r <= 1;
key_value <= key_data; //locked the data
end
else //let go your hand
key_flag_r <= 0; //lock the key_value
end
//---------------------------------------
//Capture the rising endge of the key_flag
reg key_flag_r0,key_flag_r1;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r0 <= 0;
key_flag_r1 <= 0;
end
else
begin
key_flag_r0 <= key_flag_r;
key_flag_r1 <= key_flag_r0;
end
end
assign key_flag = ~key_flag_r1 & key_flag_r0;
endmodule
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