O 引 言
    脈沖壓縮技術(shù)是指雷達(dá)發(fā)射出寬脈沖信號(hào)，在接收端，回波寬脈沖信號(hào)通過(guò)處理后得到窄脈沖的實(shí)現(xiàn)過(guò)程。它有效地解決了雷達(dá)的作用距離和距離分辨力之間的矛盾，可以在不損失雷達(dá)威力的前提下提高雷達(dá)的距離分辨力，是雷達(dá)系統(tǒng)中廣泛采用的一種比較成熟的技術(shù)。隨著數(shù)字技術(shù)和大規(guī)模集成電路技術(shù)的飛速發(fā)展，采用數(shù)字技術(shù)實(shí)現(xiàn)脈沖壓縮越來(lái)越顯示出優(yōu)越性。數(shù)字脈壓在實(shí)現(xiàn)濾波的同時(shí)，可以方便地實(shí)現(xiàn)旁瓣抑制加權(quán)處理，既可以有效地縮小脈壓系統(tǒng)的設(shè)備量，又具有高穩(wěn)定性和可維護(hù)性，進(jìn)一步提高了系統(tǒng)的可編程性能，是現(xiàn)代脈壓系統(tǒng)發(fā)展的趨勢(shì)，特別是高性能DSP(數(shù)字信號(hào)處理器)的不斷推出，為進(jìn)一步提高數(shù)字脈壓系統(tǒng)的性能和集成度提供了可能。脈沖壓縮信號(hào)有多種形式，目前采用最多的是線性調(diào)頻信號(hào)和相位編碼信號(hào)，本文選用ADI公司的新一代高性能DSP芯片ADSP-TS202，實(shí)現(xiàn)線性調(diào)頻信號(hào)的高速、高精度數(shù)字脈沖壓縮。

1 脈沖壓縮
    脈沖壓縮器的設(shè)計(jì)實(shí)際上就是匹配濾波器的設(shè)計(jì)。設(shè)發(fā)射信號(hào)為s(t)，根據(jù)匹配濾波理論，匹配濾波器的沖擊響應(yīng)為h(t)=s*(t0—t)，匹配濾波器輸出為y(t)=s(t)*h(t)。數(shù)字信號(hào)處理時(shí)，脈壓過(guò)程就是通過(guò)對(duì)回波序列s(n)與匹配濾波器的脈沖響應(yīng)序列h(n)求線性卷積實(shí)現(xiàn)。則數(shù)字匹配濾波器的輸出：

式(1)的方法叫做時(shí)域相關(guān)法。根據(jù)傅里葉變換理論，時(shí)域卷積等效于頻域的乘積，故(1)式可以采用FFT(快速傅立葉變換)和IFFT(快速逆傅立葉變換)在頻域?qū)崿F(xiàn)，這種方法稱為頻域FFT法。用公式表示為：

根據(jù)匹配濾波理論，F(xiàn)FT[h(n)]=FFT[s*(-n)]=S*(k)。設(shè)接收的回波信號(hào)為x(t)，用頻域FFT法實(shí)現(xiàn)脈壓的具體過(guò)程如下：先對(duì)接收信號(hào)A／D采樣后得到x(n)，再對(duì)信號(hào)x(n)進(jìn)行FFT變換得到X(k)，X(k)與發(fā)射信號(hào)s(t)的采樣序列s(n)的FFT的復(fù)共軛S*(k)相乘，然后再對(duì)乘積作IFFT而獲得時(shí)域脈壓結(jié)果。由于S*(k)可以預(yù)先算出存入DSP的RAM空間里，每次運(yùn)算時(shí)，只需讀出RAM中的數(shù)值即可進(jìn)行運(yùn)算，在對(duì)脈壓作加窗處理時(shí)，僅需事先將窗函數(shù)W(k)與S*(k)的乘積H(k)=S*(k)·W(k)存入RAM中即可，不會(huì)額外增加存儲(chǔ)量及運(yùn)算量。脈沖壓縮的點(diǎn)數(shù)比較大時(shí)，頻域FFT法的處理速度要比時(shí)域相關(guān)法快很多，下面討論用頻域FFT法實(shí)現(xiàn)高速數(shù)字脈沖壓縮，文中的脈沖壓縮就是基于圖1的原理實(shí)現(xiàn)的。

2 數(shù)字脈壓系統(tǒng)的實(shí)現(xiàn)
2．1 芯片介紹
    ADI公司生產(chǎn)的ADSP-TS202是一款性能極高的靜態(tài)超標(biāo)量處理器，具有兩個(gè)計(jì)算塊，每計(jì)算塊均有一個(gè)加法器、一個(gè)乘法器、一個(gè)移位單元，并具有專門(mén)的IALU進(jìn)行地址產(chǎn)生和程序指針管理，每指令周期最多可并行執(zhí)行四條指令。片上存儲(chǔ)空間高達(dá)12Mbit，四條相互獨(dú)立的128 bit寬度的內(nèi)部數(shù)據(jù)總線。該處理器可以將多種不同寬度存儲(chǔ)單元與雙運(yùn)算模塊相結(jié)合處理，最高工作頻率500MHz。利用其獨(dú)特的單指令多數(shù)據(jù)流技術(shù)，可以提供40億次40bitMAc運(yùn)算或者10億次80bitMAC運(yùn)算。
    ADSP-TS202內(nèi)的IALU提供了位反序?qū)ぶ泛脱h(huán)緩沖尋址等操作，乘法器提供了“定點(diǎn)復(fù)數(shù)共軛相乘”指令，即當(dāng)操作數(shù)為兩個(gè)復(fù)數(shù)a，b時(shí)，該指令產(chǎn)生a×b*的結(jié)果。利用該指令能使IFFT與FFT共用同一組旋轉(zhuǎn)因子，這樣既節(jié)省了內(nèi)存開(kāi)銷(xiāo)，又避免了傳統(tǒng)方法中取共軛、排序等耗時(shí)的操作；該乘法器還提供了“定點(diǎn)雙寄存器乘法”指令，這些特點(diǎn)使得ADSP-TS202特別適用于基于FFT的數(shù)字信號(hào)處理。
2．2 系統(tǒng)結(jié)構(gòu)和硬件設(shè)計(jì)[!--empirenews.page--]
    圖2是數(shù)字脈沖壓縮系統(tǒng)的結(jié)構(gòu)框圖。零中頻的正交解調(diào)信號(hào)F(t),Q(t)用A／D轉(zhuǎn)換成數(shù)字信號(hào)，A／D轉(zhuǎn)換時(shí)，必須對(duì)每個(gè)取樣值進(jìn)行截尾或舍入，會(huì)引入量化誤差，當(dāng)采樣位數(shù)大于12bit時(shí)，量化誤差對(duì)波形的影響可以忽略。為了保證采樣精度，系統(tǒng)選擇雙端口、14位精度的A／D轉(zhuǎn)換器芯片AD9604，該芯片有70dB的SNR，兩個(gè)通道之間的干擾隔離95dB。為了保證計(jì)算精度，進(jìn)行脈沖壓縮時(shí)我們采用浮點(diǎn)數(shù)據(jù)格式進(jìn)行計(jì)算，數(shù)據(jù)經(jīng)A／D采樣后用硬件實(shí)現(xiàn)定點(diǎn)浮點(diǎn)轉(zhuǎn)換(軟件實(shí)現(xiàn)耗時(shí)較長(zhǎng))，存儲(chǔ)在FPGA內(nèi)的Block select RAM，I、Q兩路對(duì)應(yīng)點(diǎn)組成一個(gè)64bit的浮點(diǎn)復(fù)數(shù)數(shù)據(jù)，每64bit稱為一個(gè)字(word)，按照100Mword／S(DSP的系統(tǒng)時(shí)釗ffSCLK=lOOMHz)的速度通過(guò)DMA方式把數(shù)據(jù)從FPGA轉(zhuǎn)入SSP內(nèi)。把Block Select RAM配置為雙口RAM，可實(shí)現(xiàn)數(shù)據(jù)采樣結(jié)束即可完成轉(zhuǎn)存。算法實(shí)現(xiàn)時(shí)，窗函數(shù)與旋轉(zhuǎn)因子均可預(yù)先存儲(chǔ)在DSP內(nèi)的DRAM中，脈壓完成后，通過(guò)TS202的LINK口把數(shù)據(jù)輸出給下一級(jí)信號(hào)處理系統(tǒng)，LINK口的傳輸也采用DMA的方式進(jìn)行，這樣既不干擾DSP的內(nèi)核運(yùn)行，又容易控制。

2．3 軟件設(shè)計(jì)
    TS202的軟件設(shè)計(jì)主要包括初始化程序，外部中斷響應(yīng)程序和DMA中斷響應(yīng)程序，其中DMA中斷響應(yīng)程序是核心。初始化程序完成TS202的初始化，包括總線設(shè)置，中斷響應(yīng)設(shè)置，LINK口傳輸模式設(shè)置，F(xiàn)LAG設(shè)置等。FPGA完成數(shù)據(jù)格式轉(zhuǎn)換后產(chǎn)生一個(gè)外部中斷給DSP，DSP DSP響應(yīng)外部中斷并調(diào)用外部中斷響應(yīng)程序，其功能是通過(guò)DMA通道把數(shù)據(jù)讀入DSP的內(nèi)存。數(shù)據(jù)讀取完畢后，產(chǎn)生一個(gè)DMA中斷，DSP響應(yīng)該中斷并調(diào)用DMA中斷響應(yīng)程序，其主要功能是進(jìn)行FFT、IFFT等運(yùn)算，完成脈沖壓縮，并設(shè)置好LINK口DMA通道的控制寄存器，將脈壓后的數(shù)據(jù)輸出。圖3是整個(gè)程序的流程圖。

2．4 系統(tǒng)測(cè)試
    雷達(dá)前端接收機(jī)接收一一個(gè)脈沖重復(fù)周期200us的線性調(diào)頻脈沖串信號(hào)，每一個(gè)脈沖的采樣點(diǎn)數(shù)為1080，補(bǔ)零到2048點(diǎn)，每一個(gè)采樣點(diǎn)都配置成32bit的復(fù)數(shù)(實(shí)部、虛部各32bit)進(jìn)行脈沖壓縮處理。數(shù)據(jù)由FPGA向DSP內(nèi)存轉(zhuǎn)存數(shù)據(jù)的理論時(shí)間是20．48us，實(shí)際用時(shí)21．63us：ADSP-TS202完成2048點(diǎn)浮點(diǎn)復(fù)數(shù)FFT需要20667時(shí)鐘周期，IFFT同樣需要20667時(shí)鐘周期，完成加窗的濾波器系數(shù)乘法需要5400個(gè)時(shí)鐘周期，當(dāng)DSP芯片工作在500MHz時(shí)，則完成脈壓的總時(shí)長(zhǎng)為：(20667*2+5400)／500=93．47us；脈沖壓縮處理后的數(shù)據(jù)以4位方式由LINK口輸出至下一級(jí)DSP進(jìn)行后續(xù)處理，LINK口時(shí)鐘設(shè)置為500MHz，在LINK口時(shí)鐘的上升沿和下降沿對(duì)數(shù)據(jù)進(jìn)行鎖存和驅(qū)動(dòng)(所謂雙倍數(shù)據(jù)率)，一次脈壓結(jié)果的輸出需要2048×64÷(500×2×4)=32．78us。為了節(jié)省時(shí)間，數(shù)據(jù)輸出可以和數(shù)據(jù)輸入重疊起來(lái)進(jìn)行，相鄰兩次的數(shù)據(jù)脈壓互不影響，這一次脈壓結(jié)果的輸出可以在下一次數(shù)據(jù)輸入的同時(shí)進(jìn)行，數(shù)據(jù)輸入和輸出均采用DMA方式進(jìn)行，不影響DSP內(nèi)核的運(yùn)行。數(shù)據(jù)輸入至DSP和脈壓完成共需要2 O．4 8+(20667*2+5400)／500=114us<200us，滿足實(shí)時(shí)性要求。[!--empirenews.page--]
    系統(tǒng)采用14bit的AD采樣，32bit浮點(diǎn)數(shù)字處理，使得有限字長(zhǎng)效應(yīng)可以忽略不計(jì)，F(xiàn)FT程序計(jì)算結(jié)果可以達(dá)到的精度，IFFT程序可以達(dá)到的精度，脈沖壓縮結(jié)果的精度可以達(dá)到?？梢钥吹?，本脈沖壓縮系統(tǒng)實(shí)現(xiàn)了高速、高精度的脈沖壓縮，無(wú)論在脈壓結(jié)果還是在實(shí)時(shí)性上都能滿足設(shè)計(jì)要求。

3 結(jié)束語(yǔ)
    基于TS202的數(shù)字脈沖壓縮系統(tǒng)，所需外圍器件少，電路設(shè)計(jì)簡(jiǎn)單，在以其為核心的處理機(jī)硬件平臺(tái)上通過(guò)程序設(shè)計(jì)，進(jìn)行FFT／IFFT運(yùn)算及加權(quán)處理，可實(shí)現(xiàn)高速雷達(dá)信號(hào)的頻域脈沖壓縮處理。此外，這種通用結(jié)構(gòu)可使用于很多高速實(shí)時(shí)處理的應(yīng)用場(chǎng)合，具有廣泛的推廣應(yīng)用價(jià)值。