在Cadence Design Systems公司和INNOTECH公司于2013年7月19日在日本橫濱市舉辦的“CDNLive Japan 2013”上，瑞薩電子的模擬設(shè)計(jì)技術(shù)開發(fā)部主任永野民雄發(fā)表演講，介紹了該公司的IC和封裝的整合設(shè)計(jì)環(huán)境。永野介紹說，隨著內(nèi)存與處理器/SoC之間的數(shù)據(jù)傳輸速度的提高，在一個(gè)封裝內(nèi)集成多個(gè)裸片的SiP（封裝內(nèi)系統(tǒng)，或稱系統(tǒng)級(jí)封裝）變得越來越重要。從SiP整體的概要設(shè)計(jì)、封裝（電路板）及IC（SoC）的詳細(xì)設(shè)計(jì)，到SiP整體的特性分析，瑞薩的SiP設(shè)計(jì)環(huán)境能夠?yàn)镾iP設(shè)計(jì)提供一條龍的支持（圖1）。

可在概要設(shè)計(jì)時(shí)進(jìn)行熱分析及應(yīng)力分析

該設(shè)計(jì)環(huán)境的特點(diǎn)之一是，即使是在SiP整體概要設(shè)計(jì)階段，也能進(jìn)行熱分析及應(yīng)力分析。通過在這一階段進(jìn)行分析，可確定整體的構(gòu)造，比如，可確定裸片應(yīng)該縱置還是橫置。瑞薩通過準(zhǔn)備常用機(jī)殼的簡(jiǎn)單模型，實(shí)現(xiàn)了在早期階段的分析（圖2）。


圖1：永野民雄介紹SiP設(shè)計(jì)環(huán)境的概要。攝影：Tech-On！。屏幕上是瑞薩的幻燈片。 （點(diǎn)擊放大）

圖2：SiP設(shè)計(jì)環(huán)境的構(gòu)成。屏幕上是瑞薩的幻燈片。 （點(diǎn)擊放大）
另外，該環(huán)境還可同步推進(jìn)封裝的詳細(xì)設(shè)計(jì)和IC的詳細(xì)設(shè)計(jì)，可在兩項(xiàng)設(shè)計(jì)之間交換信息。這樣便可實(shí)現(xiàn)協(xié)調(diào)設(shè)計(jì)（或相互設(shè)計(jì)）,比如可提取封裝基板的實(shí)際負(fù)荷容量，將其運(yùn)用到IC的I/O電路優(yōu)化設(shè)計(jì)中。

還整合了自主開發(fā)的工具

永野展示的SiP整合設(shè)計(jì)環(huán)境以Cadence Design Systems公司的EDA工具為中心構(gòu)筑而成（圖3）。Cadence把用于IC（硅）-封裝-板卡設(shè)計(jì)的全部工具稱為“SPB”，瑞薩的設(shè)計(jì)環(huán)境里嵌入了SPB的16.5版本的產(chǎn)品。但是，該環(huán)境中并非只有Cadence的工具，還含有其他EDA提供商的工具，以及瑞薩自主開發(fā)的多種工具及應(yīng)用。

瑞薩自主開發(fā)的有“整合用戶接口”，通過該接口可一元化地使用多種工具，而且還具備引腳交換功能和帶網(wǎng)格的通孔配置功能等，非常細(xì)致周到。


圖3：在初期階段即可進(jìn)行熱分析。屏幕上是瑞薩的幻燈片。 （點(diǎn)擊放大）

圖4：評(píng)估板和參考設(shè)計(jì)。瑞薩的幻燈片。 （點(diǎn)擊放大）
將去耦電容器數(shù)量減半

在演講中，永野展示了將該設(shè)計(jì)環(huán)境的一部分用于為客戶提供的“USB3.0-SATA3橋接IC參考設(shè)計(jì)”的事例（圖4）。利用瑞薩為了在公司內(nèi)部做產(chǎn)品評(píng)估而制作的“評(píng)估板”，開發(fā)了可供客戶用于產(chǎn)品設(shè)計(jì)的“參考設(shè)計(jì)”。在保持評(píng)估板的電氣特性不變的同時(shí)，將去耦電容器的數(shù)量減少了一半，從而使整個(gè)電路板的面積減少到了1/20。

在演講之后的問答環(huán)節(jié)，聽眾提出了幾個(gè)問題。比如應(yīng)力分析的問題，永野回答說，應(yīng)力分析對(duì)每種工藝節(jié)點(diǎn)進(jìn)行一次即可，無需對(duì)各項(xiàng)設(shè)計(jì)逐一實(shí)施。對(duì)于縱置層疊多個(gè)裸片的三維IC方面的問題，永野回答說，“TSV的面積很大，邏輯IC和存儲(chǔ)器IC存在縱置層疊的可能性，但目前還不會(huì)出現(xiàn)對(duì)SoC進(jìn)行分割、縱置層疊的情況”。（記者：小島 郁太郎，Tech-On?。?