新思科技(Synopsys)宣布，該公司為晶圓代工大廠臺積電(TSMC) 16奈米 FinFET 參考流程提供完整的設(shè)計實作解決方案；雙方共同開發(fā)的參考流程乃奠基于臺積電的設(shè)計規(guī)則手冊(Design Rule Manual，DRM) V0.5版及 SPICE 中的工具驗證。
臺積電與新思科技將繼續(xù)合作，就設(shè)計工具進行16奈米FinFET V1.0版驗證，合作內(nèi)容包含元件模型模擬 (device modeling)和寄生元件參數(shù)擷取 (parasitic extraction)、布局繞線(place and route，P&R)、客制化設(shè)計、靜態(tài)時序分析(static timing analysis，STA)、電路模擬、電源分析(rail analysis)，以及包含在新思Galaxy實作平臺(Implementation Platform)的實體及電晶體驗證技術(shù)。

SoC設(shè)計團隊可使用通過矽晶驗證(silicon-proven)的解決方案，執(zhí)行以 FinFET 為主的設(shè)計，再加上參考流程，則臺積電 16奈米制程的先期采用客戶便可發(fā)揮 FinFET 技術(shù)，開發(fā)出更快速、更具功耗效率的設(shè)計。

臺積電推出的完整實作解決方案，能讓16奈米參考流程的先期采用客戶，充分實現(xiàn)功耗、效能、面積及制造的技術(shù)優(yōu)勢。而新思科技Galaxy實作平臺提供支援臺積電16奈米參考流程的工具和方法論，包括：

˙IC Compiler──先進技術(shù)支援16奈米FinFET量化(quantized)規(guī)則、FinFET格線置放(grid)規(guī)則以及先進的優(yōu)化方法論，包括PBA vs GBA時序關(guān)聯(lián)及低電壓分析，以達最佳效能、功耗及面積。

˙IC Validator──利用DRC及DPT的規(guī)則檢查，檢驗FinFET參數(shù)，包括邊界(fin boundary)規(guī)則以及延展式 dummy cell。

˙PrimeTime──先進的波形傳播(waveform-propagation)延遲計算，提供FinFET制程所需的絕佳STA簽核(signoff)正確性。

˙StarRC──首創(chuàng)使用FinFET「實際剖繪資訊(real profile)」，為正確的電晶體層級(transistor-level)分析，提供最準(zhǔn)確的MEOL(middle-end-of-line)寄生元件參數(shù)擷取。