Cadence 設計系統(tǒng)公司日前宣布，中芯國際集成電路制造有限公司（以下簡稱“中芯國際”）采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準確地預測壓力和光刻差異對65和45納米半導體設計性能的影響。
此前單個單元和庫的電氣行為可在一個單獨的環(huán)境中進行預先標示，該單獨環(huán)境在給定的、基于目標制程技術的設計中使用時可保持一致性。在65及更小納米，單元的每次放置都產生了自己的一套物理和電氣差異，這些差異與鄰近的單元或環(huán)境有關。這種“與環(huán)境有關的差異”已成為關鍵的問題，可導致芯片設計失敗。Cadence Encounter(R) Digital Implementation System (EDI) 無縫地整合了 Litho Physical Analyzer 與 Litho Electrical Analyzer，可在全芯片實現(xiàn)之前進行嚴苛的、與環(huán)境有關的單元物理與電氣簽收。該流程利用了模型化的物理與電氣可制造性 (DFM) 技術，可提高標準單元庫、知識產權 (IP) 核、及全芯片的品質和可靠性，從而提高完整芯片的制造成品率。
“在65和45納米上必須解決物理和電氣差異，這需要一種整體性的方法，它要始于單元級別，并考慮到設計的整個環(huán)境，”中芯國際設計服務中心副總裁劉明剛表示，”通過 Cadence 的 DFM 流程，我們能夠分析單元和 IP 差異，并能對它們在真實硅片中的性能進行精確建模。 通過標示和減少差異，我們的客戶將能減少防護帶并制出更高品質的硅片。該解決方案還能實現(xiàn)近線性可擴展性，而這對于全芯片電氣 DFM 驗證流程來說是必需的。
Cadence 已開發(fā)出業(yè)界最完整的設計側 DFM 預防、分析和簽收方法學之一，并包括 Encounter Digital Implementation System 設計側優(yōu)化。它也被用于32和28納米庫的差異建模?！翱焖?、精確、與環(huán)境有關的單元光刻與壓力效應差異建模，對實現(xiàn)65納米及以下節(jié)點實現(xiàn)有價值生產設計非常關鍵，”Cadence 實現(xiàn)集團研發(fā)副總裁徐季平表示。“眾多一次硅片成功已證明了高容量半導體設計 DFM 分析工具的價值?！?/p>
下載文檔上海2022年9月2日 /美通社/ -- 近日，DHL快遞中國區(qū)啟動了氫燃料電池長途貨運卡車試運行項目。該項目旨在驗證被用于重卡的氫燃料技術在實際使用過程中的性能表現(xiàn)，為推動...
關鍵字： 氫燃料電池 電氣 電動 可持續(xù)發(fā)展
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