今天宣布，中芯國際集成電路制造有限公司采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準(zhǔn)確地預(yù)測壓力和光刻差異對65和45納米半導(dǎo)體設(shè)計性能的影響。Cadence Litho Electrical Analyzer -- 半導(dǎo)體行業(yè)第一個用于各大領(lǐng)先半導(dǎo)體公司從90到40納米生產(chǎn)中的DFM電氣解決方案 -- 與 Cadence Litho Physical Analyzer 結(jié)合，形成了一個能精確預(yù)測最終硅片結(jié)果的流程。

此前單個單元和庫的電氣行為可在一個單獨的環(huán)境中進(jìn)行預(yù)先標(biāo)示，該單獨環(huán)境在給定的、基于目標(biāo)制程技術(shù)的設(shè)計中使用時可保持一致性。在65及更小納米，單元的每次放置都產(chǎn)生了自己的一套物理和電氣差異，這些差異與鄰近的單元或環(huán)境有關(guān)。這種“與環(huán)境有關(guān)的差異”已成為關(guān)鍵的問題，可導(dǎo)致芯片設(shè)計失敗。Cadence Encounter(R) Digital Implementation System (EDI) 無縫地整合了 Litho Physical Analyzer 與 Litho Electrical Analyzer，可在全芯片實現(xiàn)之前進(jìn)行嚴(yán)苛的、與環(huán)境有關(guān)的單元物理與電氣簽收。該流程利用了模型化的物理與電氣可制造性 (DFM) 技術(shù)，可提高標(biāo)準(zhǔn)單元庫、知識產(chǎn)權(quán) (IP) 核、及全芯片的品質(zhì)和可靠性，從而提高完整芯片的制造成品率。

“在65和45納米上必須解決物理和電氣差異，這需要一種整體性的方法，它要始于單元級別，并考慮到設(shè)計的整個環(huán)境，”中芯國際設(shè)計服務(wù)中心副總裁劉明剛表示，”通過 Cadence 的 DFM 流程，我們能夠分析單元和 IP 差異，并能對它們在真實硅片中的性能進(jìn)行精確建模。 通過標(biāo)示和減少差異，我們的客戶將能減少防護(hù)帶并制出更高品質(zhì)的硅片。該解決方案還能實現(xiàn)近線性可擴(kuò)展性，而這對于全芯片電氣 DFM 驗證流程來說是必需的。

Cadence 已開發(fā)出業(yè)界最完整的設(shè)計側(cè) DFM 預(yù)防、分析和簽收方法學(xué)之一，并包括 Encounter Digital Implementation System 設(shè)計側(cè)優(yōu)化。它也被用于32和28納米庫的差異建模。“快速、精確、與環(huán)境有關(guān)的單元光刻與壓力效應(yīng)差異建模，對實現(xiàn)65納米及以下節(jié)點實現(xiàn)有價值生產(chǎn)設(shè)計非常關(guān)鍵，”Cadence 實現(xiàn)集團(tuán)研發(fā)副總裁徐季平表示。“眾多一次硅片成功已證明了高容量半導(dǎo)體設(shè)計 DFM 分析工具的價值。”