ARM和Cadence近日宣布合作細節(jié)，揭示其共同開發(fā)首款基于臺積電16納米FinFET制程的ARM®Cortex™-A57處理器，實現(xiàn)對16納米性能和功耗縮小的承諾。測試芯片是采用完整的Cadence RTL-to-signoff流程、 Cadence Virtuoso 定制設計平臺、ARM Artisan®標準單元庫和臺積電的存儲器的宏Cortex -A57處理器是ARM迄今為止性能最高的處理器，基于新的64位指令集ARMv8，設計用于計算、網(wǎng)絡和移動應用，以滿足低功耗高性能的要求。臺積電的16納米FinFET技術(shù)是一項重大突破，實現(xiàn)了小于20納米尺寸上制程技術(shù)的不斷縮小。測試芯片采用Cadence的定制、數(shù)字和簽收解決方案、針對FinFET制程技術(shù)進行開發(fā)，是合作的成果，實現(xiàn)了數(shù)項創(chuàng)新、及制程技術(shù)、設計知識產(chǎn)權(quán)和設計工具之間的協(xié)同優(yōu)化。

“現(xiàn)在要想在創(chuàng)新科技前沿取得成功，比以往任何時候都更加需要深度的協(xié)作。 在設計結(jié)合高級制程的SoC時、如Cortex-A57，以及使用創(chuàng)建物理IP用于FinFET制程的實現(xiàn)優(yōu)化，非常需要我們合作伙伴的專業(yè)知識?！盇RM制程事業(yè)部執(zhí)行副總裁兼總經(jīng)理Tom Cronk表示，“我們的合作創(chuàng)新，會使我們的客戶加速其產(chǎn)品開發(fā)周期，并能利用我們先進制程和知識產(chǎn)權(quán)方面的優(yōu)勢。”

采用FinFET技術(shù)的16納米制程提出了新的挑戰(zhàn)，需要在設計工具方面有重大進展。新的設計規(guī)則、針對3D晶體管的RC提取、互連和過孔阻抗模型復雜性的提高、量化單元庫、支持新晶體管模型的庫特性描述、在更多層間實現(xiàn)雙重成像是幾種已經(jīng)通過Cadence的定制、數(shù)字和簽收產(chǎn)品得到解決的難題。

“這一重要里程碑提出了很多挑戰(zhàn)，需要ARM、Cadence和臺積電的工程師們作為一個團隊整體協(xié)作，”Cadence芯片實現(xiàn)產(chǎn)品集團研發(fā)高級副總裁徐季平博士表示， “我們的共同努力和對創(chuàng)新技術(shù)的投入，使我們的客戶能夠采用新一代知識產(chǎn)權(quán)、制程和設計技術(shù)，來開發(fā)高性能低功耗的系統(tǒng)級芯片?！?/P>