專家揭密未來(lái)IC設(shè)計(jì)制勝法寶測(cè)試挑戰(zhàn)當(dāng)先
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Daasch稱,挑戰(zhàn)之一就是器件變化對(duì)已設(shè)計(jì)的芯片的影響,挑戰(zhàn)之二則是要如何把變化考慮到芯片測(cè)試之中,然后管理相應(yīng)的測(cè)試工藝。作為波特蘭州IC設(shè)計(jì)與測(cè)試實(shí)驗(yàn)室的負(fù)責(zé)人,Daasch負(fù)責(zé)設(shè)計(jì)與測(cè)試之間相互依賴關(guān)系的研究與教學(xué)活動(dòng)。
Daasch預(yù)測(cè),材料的變化及日益增加的器件的可變性將導(dǎo)致更多的統(tǒng)計(jì)測(cè)試。由于特征(尺寸)依據(jù)單個(gè)原子而變化,制造工藝將在基本CMOS器件中產(chǎn)生更多的缺陷。Daasch說(shuō):“故障模式的數(shù)量與類型將會(huì)增加到這樣一個(gè)程度:我們看到的是不能輕易辨別物理原因的故障。”新型器件或許會(huì)存在固有的不可靠性,除非設(shè)計(jì)時(shí)對(duì)工藝的可變性予以考慮并把測(cè)試整合到設(shè)計(jì)之中。
Daasch稱,業(yè)界正在形成不同的趨勢(shì)。硅缺陷水平將上升,而其結(jié)果導(dǎo)致的故障模型的增加會(huì)對(duì)測(cè)試成本造成壓力。與此同時(shí),統(tǒng)計(jì)測(cè)試會(huì)導(dǎo)致測(cè)試數(shù)量及測(cè)試延續(xù)時(shí)間的減少。隨著缺陷的增加,測(cè)試將不得不解決對(duì)更快缺陷分類的需要。測(cè)試還必需反饋這些信息以使有關(guān)成品率和可靠性的補(bǔ)救努力成為可能。Daasch說(shuō):“系統(tǒng)性缺陷將減少可接受的窗口?!?
統(tǒng)計(jì)測(cè)試構(gòu)架能扮演數(shù)據(jù)采集點(diǎn)的角色并幫助創(chuàng)建自適應(yīng)測(cè)試格式。從長(zhǎng)遠(yuǎn)看,自適應(yīng)測(cè)試將預(yù)示一個(gè)更富動(dòng)態(tài)的測(cè)試,這一測(cè)試將導(dǎo)致每一塊裸片有不同的測(cè)試結(jié)果。
下一代的設(shè)計(jì)將必需同時(shí)解決材料與設(shè)計(jì)測(cè)試的問(wèn)題。僅僅擴(kuò)展現(xiàn)有的實(shí)踐無(wú)法預(yù)見(jiàn)統(tǒng)一的“材料—設(shè)計(jì)—測(cè)試”工藝能克服面臨的問(wèn)題所帶來(lái)的挑戰(zhàn),Daasch說(shuō)。
“設(shè)計(jì)進(jìn)度表需要改變并縮短,以便測(cè)試開發(fā)及非關(guān)鍵路徑的調(diào)試,”他說(shuō),“否則,測(cè)試就會(huì)成為產(chǎn)品開發(fā)過(guò)程中最大的瓶頸?!?