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FPGA容量翻番：堆疊硅片互聯(lián)技術(shù)突破摩爾定律

時間：2010-11-11 04:58:54
關(guān)鍵字： 硅片    FPGA    摩爾定律    BSP   
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[導(dǎo)讀]盡管目前CMOS工藝技術(shù)已走到40nm節(jié)點(diǎn)，但受限于摩爾定律，F(xiàn)PGA容量的提升仍然不足以替代今天高端應(yīng)用（如3G/4G基站、路由器、網(wǎng)關(guān)等）所需的ASIC或ASSP，也不能滿足開發(fā)這些大型ASIC或ASSP原型的需要。為了使FPGA能夠

盡管目前CMOS工藝技術(shù)已走到40nm節(jié)點(diǎn)，但受限于摩爾定律，FPGA容量的提升仍然不足以替代今天高端應(yīng)用（如3G/4G基站、路由器、網(wǎng)關(guān)等）所需的ASIC或ASSP，也不能滿足開發(fā)這些大型ASIC或ASSP原型的需要。為了使FPGA能夠滿足今天那些需要高密度晶體管和邏輯、以及需要極大的處理能力和帶寬性能的市場應(yīng)用，必須采用全新的技術(shù)來突破摩爾定律的限制。

而這正是全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx）的研發(fā)團(tuán)隊(duì)近五年來的奮斗目標(biāo)，值得慶賀的是，他們終于成功了。日前，賽靈思在全球隆重宣布推出業(yè)界首項(xiàng)堆疊硅片互聯(lián)技術(shù)，該技術(shù)通過在單個Die上集成多個FPGA芯片，通過采用3D封裝技術(shù)和微型硅通孔（TSV）技術(shù)，實(shí)現(xiàn)了突破性的200 萬個邏輯單元容量、帶寬和功耗優(yōu)勢?，F(xiàn)在賽靈思28nm 7系列FPGA目標(biāo)設(shè)計(jì)平臺所能滿足的資源需求，是目前最大單芯片FPGA所能達(dá)到的兩倍。

賽靈思這種創(chuàng)新的平臺方法不僅使賽靈思突破了摩爾定律的界限，而且也為電子產(chǎn)品制造商系統(tǒng)的大規(guī)模集成提供了無與倫比的功耗、帶寬和密度優(yōu)化。

賽靈思高級副總裁湯立人（Vincent Tong）指出：“高達(dá) 200 萬個邏輯單元的業(yè)界最大容量，使得賽靈思28nm 7系列FPGA可以大大拓寬可編程邏輯應(yīng)用的范圍。我們首創(chuàng)的堆疊硅片互聯(lián)封裝方法讓這樣了不起的成就成為了可能。賽靈思五年來的精心研發(fā)，以及TSMC和我們的封裝供應(yīng)商所提供的業(yè)界領(lǐng)先技術(shù)，使我們能為電子系統(tǒng)開發(fā)人員帶來創(chuàng)新的解決方案，讓FPGA的優(yōu)勢進(jìn)一步深入到他們的制造流程。”

xilinx VIP （左為湯立人，右為張宇清）

 

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他強(qiáng)調(diào)：“這一創(chuàng)新技術(shù)的基礎(chǔ)是Xilinx 7系列FPGA的獨(dú)特片狀架構(gòu)，其它競爭廠商很難進(jìn)行模仿。”

湯立人說，可能有的人覺得這一技術(shù)沒啥了不起，我用SiP技術(shù)也能很輕松地把多個FPGA裸片集成在一起，但其實(shí)不是這么簡單。SiP技術(shù)目前面臨三大無法克服的挑戰(zhàn)，即每個FPGA裸片之間沒有足夠的I/O資源可以利用（理論上每個裸片的I/O只能做到1200個，而這是遠(yuǎn)遠(yuǎn)不夠的）、不同裸片之間的I/O時延太長、裸片與裸片之間的I/O需要驅(qū)動和緩沖（這將帶來不必要的功耗），而我們的這一全新3D堆疊互聯(lián)技術(shù)完全克服了傳統(tǒng)SiP封裝技術(shù)的這些局限性。

賽靈思公司亞太區(qū)市場及應(yīng)用總監(jiān)張宇清也表示：“以前每升級到一個新的工藝節(jié)點(diǎn)，一定要到生產(chǎn)后期才能以合理的良率實(shí)現(xiàn)最大型的FPGA芯片。有了這一全新堆疊互聯(lián)技術(shù)后，我們就可以更快的速度批量生產(chǎn)最大型的FPGA芯片。”

ISE 13.1 設(shè)計(jì)套件目前已向客戶推出試用版，利用其提供的軟件支持，28nm Virtex-7 LX2000T 產(chǎn)品將成為全球首個多芯片 FPGA，其邏輯容量是目前賽靈思帶串行收發(fā)器的最大型40nm FPGA的3.5倍以上，同時也是最大競爭型的帶串行收發(fā)器 28nm FPGA 的2.8倍以上。該產(chǎn)品采用了業(yè)界領(lǐng)先的微凸塊 （micro-bump） 組裝技術(shù)、賽靈思公司專利FPGA創(chuàng)新架構(gòu)，以及TSMC的硅通孔 （TSV） 技術(shù)以及賽靈思的專利 FPGA 創(chuàng)新架構(gòu)。在同一應(yīng)用中，相對于采用多個具有不同封裝的 FPGA 而言，28nm Virtex-7 LX2000T 大大降低了功耗、系統(tǒng)成本及電路板的復(fù)雜性。

TSMC研究及發(fā)展資深副總經(jīng)理蔣尚義博士指出：“與傳統(tǒng)的單芯片FPGA相比，采用多芯片封裝的FPGA提供了一個創(chuàng)新的方法，不僅實(shí)現(xiàn)了大規(guī)模的可編程性、高度的可靠性，還提高了熱梯度和應(yīng)力容限特性。通過采用TSV技術(shù)以及硅中介層實(shí)現(xiàn)硅芯片堆疊方法，賽靈思預(yù)期基于良好的設(shè)計(jì)測試流程，可大大降低風(fēng)險(xiǎn)，順利走向量產(chǎn)。 通過該流程，公司將滿足設(shè)計(jì)執(zhí)行、制造驗(yàn)證以及可靠性評估等行業(yè)標(biāo)準(zhǔn)。”

xilinx全新堆疊FPGA正面圖

在賽靈思堆疊硅片互聯(lián)結(jié)構(gòu)中，數(shù)據(jù)在一系列相鄰的FPGA 芯片上通過10，000 多個過孔走線。相對于必須使用標(biāo)準(zhǔn)I/O連接在電路板上集成兩個 FPGA 而言，堆疊硅片互聯(lián)技術(shù)將單位功耗芯片間連接帶寬提升了 100 倍，時延減至五分之一，而且不會占用任何高速串行或并行I/O資源。通過芯片彼此相鄰，并連接至球形柵格陣列，賽靈思避免了采用單純的垂直硅片堆疊方法出現(xiàn)的熱通量和設(shè)計(jì)工具流問題。賽靈思基礎(chǔ) FPGA 器件采用 28nm HPL（高性能低功耗）工藝技術(shù)，為 FPGA 芯片集成提供了功耗預(yù)算理想的封裝方法。

　

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xilinx堆疊FPGA背面圖

賽靈思的堆疊硅片互聯(lián)技術(shù)服務(wù)于處于新一代電子系統(tǒng)核心地位的要求最高的 FPGA應(yīng)用。該技術(shù)具有超高帶寬、低時延和低功耗互聯(lián)等優(yōu)異特性，使客戶不僅能夠通過與單片F(xiàn)PGA 器件采用的同一方法來實(shí)現(xiàn)應(yīng)用；利用軟件內(nèi)置的自動分區(qū)功能實(shí)現(xiàn)按鈕式的簡便易用性；而且還能支持層次化或團(tuán)隊(duì)化設(shè)計(jì)方法，實(shí)現(xiàn)最高性能和最高生產(chǎn)力。

xilinx堆疊FPGA側(cè)面圖

ARM公司系統(tǒng)設(shè)計(jì)部執(zhí)行副總裁兼總經(jīng)理 John Cornish 指出：“采用堆疊硅片互聯(lián)技術(shù)的 Virtex-7 2000T 是 FPGA 發(fā)展史上一個重要里程碑，它使 ARM 能夠在單個 FPGA 中實(shí)現(xiàn)最新內(nèi)核和平臺解決方案。相對于多個FPGA方法而言，這將大大簡化我們的開發(fā)工作，降低功耗，并大幅提升了性能。我們的 ARM Versatile Express SoC 原型設(shè)計(jì)解決方案長期以來一直采用 Virtex FPGA 技術(shù)，這必將進(jìn)一步鞏固我們的領(lǐng)先地位。”

 

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IBS 公司創(chuàng)始人兼首席執(zhí)行官 Handel H. Jones 博士指出：“賽靈思公司高效地采用了業(yè)經(jīng)驗(yàn)證的 TSV 技術(shù)和低時延硅中介層架構(gòu)，用以擴(kuò)展其 FPGA 產(chǎn)品的功能。賽靈思所采用的這些技術(shù)已經(jīng)在大規(guī)模制造領(lǐng)域長期運(yùn)用， 因此預(yù)計(jì)其成品將具備很高的質(zhì)量和可靠性，客戶所承擔(dān)的風(fēng)險(xiǎn)也會非常低。”

賽靈思同業(yè)界領(lǐng)先的代工廠包括TSMC等在內(nèi)的外包組裝與測試合作伙伴建立了強(qiáng)大可靠的供應(yīng)鏈，為芯片工藝提供強(qiáng)大支持。目前已向客戶推出試用版的ISE 13.1 設(shè)計(jì)套件提供配套的軟件支持。預(yù)計(jì)首批產(chǎn)品將于 2011 年下半年開始供貨。

Xilinx堆疊硅片互聯(lián)技術(shù)圖示

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來源：[db:出處]

作者：tee

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