日前，德州儀器 (TI) 宣布計(jì)劃在其最先進(jìn)的高性能 45 納米芯片產(chǎn)品的晶體管中采用高 k 材料。多年以來(lái)，人們一直考慮用高 k 介電層來(lái)解決漏電或耗用功率問(wèn)題，隨著晶體管日趨小型化，這一問(wèn)題已變得日益嚴(yán)重。與通常采用的硅氧化層 (SiO2) 柵介電層相比，該技術(shù)可使 TI 將單位芯片面積的漏電量降低 30 多倍。此外，TI 的高 k 技術(shù)選擇還能提供更高的兼容性、可靠性以及可擴(kuò)展性，有助于通過(guò) 45 納米與 32 納米工藝節(jié)點(diǎn)繼續(xù)提供大批量、高性能與低功耗的半導(dǎo)體解決方案。

    近十年來(lái)，TI 一直致力于技術(shù)研發(fā)的前沿領(lǐng)域，高 k 技術(shù)將不斷推動(dòng)數(shù)字 CMOS 縮放技術(shù)發(fā)展，成功實(shí)現(xiàn)向尺寸更小工藝技術(shù)的過(guò)渡，以此解決我們所面臨的技術(shù)障礙。通過(guò) 45 納米高 k 技術(shù)推動(dòng)技術(shù)發(fā)展，TI 致力于為客戶不斷推出高性能、低功耗的低價(jià)位產(chǎn)品。 

TI 的 45 納米工藝

    去年 6 月，TI 發(fā)布了 45 納米工藝技術(shù)的細(xì)節(jié)，該工藝采用 193 納米濕法光刻技術(shù)，可使每個(gè)晶圓的產(chǎn)出數(shù)量提高一倍。通過(guò)采用多種技術(shù)，TI 將 SoC 處理器性能提高了 30%，并同時(shí)降低了 40% 的功耗。TI 計(jì)劃于 2007 年開(kāi)始提供45 納米無(wú)線產(chǎn)品樣片，首批產(chǎn)品的量產(chǎn)時(shí)間定于 2008 年年中。高 k 介電層將被引入到 45 納米工藝的后續(xù)版本中，用于 TI 最高性能的產(chǎn)品。

    多種 45 納米解決方案不僅可滿足客戶獨(dú)特的最終產(chǎn)品要求，同時(shí)還為創(chuàng)建靈活的優(yōu)化設(shè)計(jì)方案提供了豐富的選項(xiàng)。這些選項(xiàng)包括一種低功耗技術(shù)，其能夠在延長(zhǎng)便攜式產(chǎn)品電池使用壽命的同時(shí)，為高集成度的 SoC 設(shè)計(jì)方案提供足夠的高性能，以支持高級(jí)多媒體功能。中端工藝技術(shù)支持 TI DSP 與高性能 ASIC 庫(kù)，能夠滿足通信基礎(chǔ)局端產(chǎn)品需求。此外，作為率先采用高 k 材料的工藝，最高性能的 45 納米技術(shù)選項(xiàng)還支持 MPU 級(jí)別的性能。

氮氧化鉿硅(HfSiON)技術(shù)概覽

    TI 將先利用化學(xué)氣相沉積工藝 (CVD) 實(shí)現(xiàn)氧化鉿硅 (HfSiO) 薄膜，然后通過(guò)和氮等離子體的反應(yīng)來(lái)形成氮氧化鉿硅。鉿介電層在降低漏電方面的優(yōu)勢(shì)是公認(rèn)的，但此前該技術(shù)的實(shí)施一直遇到障礙。這些問(wèn)題包括與標(biāo)準(zhǔn) CMOS 工藝的兼容性，以及與此前發(fā)布的基于SiO2 的柵極介電層在載體遷移率與閾值電壓穩(wěn)定性方面的匹配。不過(guò)，通過(guò)nitrided CVD技術(shù)，TI 能在不影響其它關(guān)鍵參數(shù)的情況下解決漏電問(wèn)題，確保新技術(shù)的性能不亞于 SiO2 柵介電層。與其它采用 SiO2 材料的技術(shù)相比，TI 方案大幅降低了漏電量。

    CVD HfSiON 薄膜的氮化處理工藝還提供了可擴(kuò)展性，以支持 32 納米節(jié)點(diǎn)對(duì)高性能、低功耗以及柵極長(zhǎng)度的要求。通過(guò)向典型 CMOS 柵極疊層工藝添加模塊，HfSiON 整合性能已通過(guò)驗(yàn)證，其遷移率可達(dá)到二氧化硅通用遷移率的90%，等效氧化層厚度 (EOT) 小于 1 納米。而且同時(shí)在不犧牲可靠性或明顯增加成本的前提下，它還可以顯著降低漏電流。HfSiON可實(shí)現(xiàn)薄膜合成的精確調(diào)節(jié)、嚴(yán)格控制以及高產(chǎn)出量， 非常適合大批量制造。 

      TI 廣泛的研究工作包括 HfSiON 柵介電層薄膜的合成、工藝優(yōu)化以及特性等。此外，TI 的上述技術(shù)均與其 45 納米金屬柵極技術(shù)全面兼容。