當(dāng)今許多應(yīng)用都要求高速采樣模數(shù)轉(zhuǎn)換器(ADC)具有12位或以上的分辨率，以便用戶能夠進(jìn)行更精確的系統(tǒng)測(cè)量。

然而，更高分辨率也意味著系統(tǒng)對(duì)噪聲更加敏感。系統(tǒng)分辨率每提高一位，例如從12位提高到13位，系統(tǒng)對(duì)噪聲的敏感度就會(huì)提高一倍。因此，對(duì)于ADC設(shè)計(jì)，設(shè)計(jì)人員必須考慮一個(gè)常常被遺忘的噪聲源——系統(tǒng)電源。ADC屬于敏感型器件，每個(gè)輸入(即模擬、時(shí)鐘和電源輸入)均應(yīng)平等對(duì)待，以便如數(shù)據(jù)手冊(cè)所述，實(shí)現(xiàn)最佳性能。噪聲眾多，形式多樣，噪聲輻射會(huì)影響性能。

當(dāng)今電子業(yè)界的時(shí)髦概念是新設(shè)計(jì)在降低成本的同時(shí)還要 “綠色環(huán)保”。具體到便攜式應(yīng)用，它要求降低功耗、簡(jiǎn)化熱管理、最大化電源效率并延長(zhǎng)電池使用時(shí)間。然而，大多數(shù)ADC的數(shù)據(jù)手冊(cè)建議使用線性電源，因?yàn)槠湓肼暤陀陂_(kāi)關(guān)電源。這在某些情況下可能確實(shí)如此，但新的技術(shù)發(fā)展證明，開(kāi)關(guān)電源可以也用于通信和醫(yī)療應(yīng)用。

這里將介紹對(duì)于了解高速ADC電源設(shè)計(jì)至關(guān)重要的各種測(cè)試測(cè)量方法。為了確定轉(zhuǎn)換器對(duì)供電軌噪聲影響的敏感度，以及確定供電軌必須處于何種噪聲水平才能使ADC實(shí)現(xiàn)預(yù)期性能，有兩種測(cè)試十分有用：一般稱為電源抑制比 (PSRR)和電源調(diào)制比(PSMR)。

模擬電源引腳詳解

一般不認(rèn)為電源引腳是輸入，但實(shí)際上它確實(shí)是輸入。它對(duì)噪聲和失真的敏感度可以像時(shí)鐘和模擬輸入引腳一樣敏感。即使進(jìn)入電源引腳的信號(hào)實(shí)際上是直流，而且一般不會(huì)出現(xiàn)重復(fù)性波動(dòng)，但直流偏置上仍然存在有定量的噪聲和失真。導(dǎo)致這種噪聲的原因可能是內(nèi)部因素，也可能是外部因素，結(jié)果會(huì)影響轉(zhuǎn)換器的性能。

想想經(jīng)典的應(yīng)用案例，其中，轉(zhuǎn)換器采樣時(shí)鐘信號(hào)中有噪聲或抖動(dòng)。采樣時(shí)鐘上的抖動(dòng)可能表現(xiàn)為近載波噪聲，并且/或者還可能表現(xiàn)為寬帶噪聲。這兩種噪聲都取決于所使用的振蕩器和系統(tǒng)時(shí)鐘電路。即使把理想的模擬輸入信號(hào)提供給理想的ADC，時(shí)鐘雜質(zhì)也會(huì)在輸出頻譜上有所表現(xiàn)，如圖2所示。

由該圖可以推論出是電源引腳。用一個(gè)模擬電源引腳 (AVDD)代替圖2中的采樣時(shí)鐘輸入引腳。相同的原理在此 同樣適用，即任何噪聲(近載波噪聲或?qū)拵г肼?將以這種 卷積方式出現(xiàn)在輸出頻譜上。然而，有一點(diǎn)不同;可以將 電源引腳視為帶一個(gè)40 dB至60 dB的衰減器(具體取決于工 藝和電路拓?fù)浣Y(jié)構(gòu))的寬帶輸入引腳。在通用型MOS電路 結(jié)構(gòu)中，任何源極引腳或漏極引腳在本質(zhì)上都是與信號(hào)路 徑相隔離的(呈阻性)，從而帶來(lái)大量衰減，柵極引腳或信 號(hào)路徑則不是這樣。假定該設(shè)計(jì)采用正確的 電路結(jié)構(gòu)類型來(lái)使隔離效果達(dá)到最大化。在電源噪聲非常明顯的情況 下，有些類型(如共源極)可能并不是十分合適，因?yàn)殡娫?是通過(guò)阻性元件偏置的，而該阻性元件后來(lái)又連接到輸出 級(jí)，如圖3和圖4所示。AVDD引腳上的任何調(diào)制、噪聲等 可能更容易表現(xiàn)出來(lái)，從而對(duì)局部和/鄰近電路造成影響。 這正是需要了解并探索轉(zhuǎn)換器PSRR數(shù)據(jù)的原因所在。

正如不同實(shí)現(xiàn)方式所示，存在寄生R、C和失配造成的不同 頻率特性。記住，工藝也在不斷變小，隨著工藝的變小， 可用帶寬就會(huì)增加，可用速率也會(huì)提升。考慮到這一點(diǎn)， 這意味著更低的電源和更小的閾值。為此，為什么不把電 源節(jié)點(diǎn)當(dāng)作高帶寬輸入呢，就像采樣時(shí)鐘或模擬輸入引腳一樣呢?

何謂電源抑制

當(dāng)供電軌上有噪聲時(shí)，決定ADC性能的因素主要有三個(gè)， 它們是PSRR-dc、PSRR-ac和PSMR。

PSRR-dc指電源電壓的 變化與由此產(chǎn)生的ADC增益或失調(diào)誤差的變化之比值，它可以用最低有效位(LSB)的分?jǐn)?shù)、百分比或?qū)?shù)dB (PSR = 20 × log10 (PSRR))來(lái)表示，通常規(guī)定采用直流條件。

但是，這種方法只能揭示ADC的一個(gè)額定參數(shù)隨電源電壓 可能會(huì)如何變化，因此無(wú)法證明轉(zhuǎn)換器的穩(wěn)定性。

更好的方法是在直流電源之上施加一個(gè)交流信號(hào)，然后測(cè)試電源 抑制性能(PSRR-ac)，從而主動(dòng)通過(guò)轉(zhuǎn)換器電路耦合信號(hào) (噪聲源)。這種方法本質(zhì)上是對(duì)轉(zhuǎn)換器進(jìn)行衰減，將其自身表現(xiàn)為雜散(噪聲)，它會(huì)在某一給定幅度升高至轉(zhuǎn)換器噪底以上。其意義是表明在注入噪聲和幅度給定的條件下轉(zhuǎn)換器何時(shí)會(huì)崩潰。同時(shí)，這也能讓設(shè)計(jì)人員了解到多大 的電源噪聲會(huì)影響信號(hào)或加入到信號(hào)中。

PSMR則以不同的方式影響轉(zhuǎn)換器，它表明當(dāng)與施加的模擬輸入信號(hào)進(jìn)行 調(diào)制時(shí)，轉(zhuǎn)換器對(duì)電源噪聲影響的敏感度。這種影響表現(xiàn) 為施加于轉(zhuǎn)換器的IF頻率附近的調(diào)制，如果電源設(shè)計(jì)不嚴(yán) 謹(jǐn)，它可能會(huì)嚴(yán)重破壞載波邊帶。

總之，電源噪聲應(yīng)當(dāng)像轉(zhuǎn)換器的任何其他輸入一樣進(jìn)行測(cè) 試和處理。用戶必須了解系統(tǒng)電源噪聲，否則電源噪聲會(huì)提高轉(zhuǎn)換器噪底，限制整個(gè)系統(tǒng)的動(dòng)態(tài)范圍。

電源測(cè)試

圖6所示為在系統(tǒng)板上測(cè)量ADC PSRR的設(shè)置。分別測(cè)量每 個(gè)電源，以便更好地了解當(dāng)一個(gè)交流信號(hào)施加于待測(cè)電源 之上時(shí)，ADC的動(dòng)態(tài)特性。開(kāi)始時(shí)使用一個(gè)高容值電容，例如100 F非極化電解質(zhì)電容。電感使用1 mH，充當(dāng)直流 電源的交流阻塞器，一般將它稱為“偏置-T”，可以購(gòu)買采用連接器式封裝的產(chǎn)品。

使用示波器測(cè)量交流信號(hào)的幅度，將一個(gè)示波器探針?lè)旁陔?源進(jìn)入待測(cè)ADC的電源引腳上。為簡(jiǎn)化起見(jiàn)，將施加于電 源上的交流信號(hào)量定義為一個(gè)與轉(zhuǎn)換器輸入滿量程相關(guān)的 值。例如，如果ADC的滿量程為2V p-p，則使用200 mV p-p 或–20 dB。接下來(lái)讓轉(zhuǎn)換器的輸入端接地(不施加模擬信號(hào))， 查找噪底/FFT頻譜中處于測(cè)試頻率的誤差雜散，如圖5所 示。若要計(jì)算PSRR，只需從FFT頻譜上所示的誤差雜散值中 減去–20 dB即可。例如，如果誤差雜散出現(xiàn)在噪底的–80 dB 處，則PSRR為–80 dB – –20 dB，即–60 dB(PSRR = 誤差雜散 (dB) – 示波器測(cè)量結(jié)果(dB))。–60 dB的值似乎并不大，但如 果換算成電壓，它相當(dāng)于1 mV/V(或10 60/20)，這個(gè)數(shù)字對(duì)于 任何轉(zhuǎn)換器數(shù)據(jù)手冊(cè)中的PSRR規(guī)格而言都并不鮮見(jiàn)下一步是改變交流信號(hào)的頻率和幅度，以便確定ADC在系 統(tǒng)板中的PSRR特性。數(shù)據(jù)手冊(cè)中的大部分?jǐn)?shù)值是典型值， 可能只針對(duì)最差工作條件或最差性能的電源。例如，相對(duì) 于其他電源，5 V模擬電源可能是最差的。應(yīng)確保所有電源 的特性都有說(shuō)明，如果說(shuō)明得不全面，請(qǐng)咨詢廠家。這 樣，設(shè)計(jì)人員將能為每個(gè)電源設(shè)置適當(dāng)?shù)脑O(shè)計(jì)約束條件。

請(qǐng)記住，使用LC配置測(cè)試PSRR/PSMR時(shí)有一個(gè)缺點(diǎn)。當(dāng)掃 描目標(biāo)頻段時(shí)，為使ADC電源引腳達(dá)到所需的輸入電平， 波形發(fā)生器輸出端所需的信號(hào)電平可能非常高。這是因?yàn)?LC配置會(huì)在某一頻率(該頻率取決于所選的值)形成陷波濾 波器。這會(huì)大大增加陷波濾波器處的接地電流，該電流可 能會(huì)進(jìn)入模擬輸入端。要解決這一問(wèn)題，只需在測(cè)試頻率 造成測(cè)量困難時(shí)換入新的LC值。這里還應(yīng)注意，LC網(wǎng)絡(luò) 在直流條件下也會(huì)發(fā)生損耗。記住要在ADC的電源引腳上測(cè)量直流電源，以便補(bǔ)償該損耗。例如，5 V電源經(jīng)過(guò)LC網(wǎng) 絡(luò)后，系統(tǒng)板上可能只有4.8 V。要補(bǔ)償該損耗，只需升高 電源電壓即可。

PSMR的測(cè)量方式基本上與PSRR相同。不過(guò)在測(cè)量PSMR 時(shí)，需將一個(gè)模擬輸入頻率施加于測(cè)試設(shè)置，如圖7所示。

另一個(gè)區(qū)別是僅在低頻施加調(diào)制或誤差信號(hào)，目的是查看 此信號(hào)與施加于轉(zhuǎn)換器的模擬輸入頻率的混頻效應(yīng)。對(duì)于 這種測(cè)試，通常使用1 kHz至100 kHz頻率。只要能在基頻周 圍看到誤差信號(hào)即混頻結(jié)果，則說(shuō)明誤差信號(hào)的幅度可以 保持相對(duì)恒定。但也不妨改變所施加的調(diào)制誤差信號(hào)幅 度，以便進(jìn)行檢查，確保此值恒定。為了獲得最終結(jié)果， 最高(最差)調(diào)制雜散相對(duì)于基頻的幅度之差將決定PSMR規(guī) 格。圖8所示為實(shí)測(cè)PSMR FFT頻譜的示例。

電源噪聲分析

對(duì)于轉(zhuǎn)換器和最終的系統(tǒng)而言，必須確保任意給定輸入上的噪聲不會(huì)影響性能。前面已經(jīng)介紹了PSRR和PSMR及其重要意義，下面將通過(guò)一個(gè)示例說(shuō)明如何應(yīng)用所測(cè)得的數(shù)值。該示例將有助于設(shè)計(jì)人員明白，為了了解電源噪聲并滿足系統(tǒng)設(shè)計(jì)需求，應(yīng)當(dāng)注意哪些方面以及如何正確設(shè)計(jì)。

首先，選擇轉(zhuǎn)換器，然后選擇調(diào)節(jié)器、LDO、開(kāi)關(guān)調(diào)節(jié)器 等。并非所有調(diào)節(jié)器都適用。應(yīng)當(dāng)查看調(diào)節(jié)器數(shù)據(jù)手冊(cè)中 的噪聲和紋波指標(biāo)，以及開(kāi)關(guān)頻率(如果使用開(kāi)關(guān)調(diào)節(jié)器)。 典型調(diào)節(jié)器在100 kHz帶寬內(nèi)可能具有10 V rms噪聲。假設(shè) 該噪聲為白噪聲，則它在目標(biāo)頻段內(nèi)相當(dāng)于31.6 nV rms/√Hz 的噪聲密度。

接著檢查轉(zhuǎn)換器的電源抑制指標(biāo)，了解轉(zhuǎn)換器的性能何時(shí) 會(huì)因?yàn)殡娫丛肼暥陆?。在第一奈奎斯特區(qū)f S /2，大多數(shù) 高速轉(zhuǎn)換器的PSRR典型值為60 dB (1 mV/V)。如果數(shù)據(jù)手冊(cè) 未給出該值，請(qǐng)按照前述方法進(jìn)行測(cè)量，或者詢問(wèn)廠家。

使用一個(gè)2 V p-p滿量程輸入范圍、78 dB SNR和125 MSPS采 樣速率的16位ADC，其噪底為11.26 nV rms。任何的噪 聲都必須低于此值，以防其影響轉(zhuǎn)換器。在第一奈奎斯特 區(qū)，轉(zhuǎn)換器噪聲將是89.02 V rms (11.26 nV rms/√Hz) × √ (125 MHz/2)。雖然調(diào)節(jié)器的噪聲(31.6 nv/√Hz)是轉(zhuǎn)換器的 兩倍以上，但轉(zhuǎn)換器有60 dB的PSRR，它會(huì)將開(kāi)關(guān)調(diào)節(jié)器的 噪聲抑制到31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。這一噪聲 比轉(zhuǎn)換器的噪底小得多，因此調(diào)節(jié)器的噪聲不會(huì)降低轉(zhuǎn)換器的性能。

電源濾波、接地和布局同樣重要。在ADC電源引腳上增加 0.1 F電容可使噪聲低于前述計(jì)算值。請(qǐng)記住，某些電源引 腳吸取的電流較多，或者比其他電源引腳更敏感。因此應(yīng) 當(dāng)慎用去耦電容，但要注意某些電源引腳可能需要額外的 去耦電容。在電源輸出端增加一個(gè)簡(jiǎn)單的LC濾波器也有助 于降低噪聲。不過(guò)，當(dāng)使用開(kāi)關(guān)調(diào)節(jié)器時(shí)，級(jí)聯(lián)濾波器能 將噪聲抑制到更低水平。需要記住的是，每增加一級(jí)增益 就會(huì)每10倍頻程增加大約20 dB。

最后需要注意的一點(diǎn)是，這種分析僅針對(duì)單個(gè)轉(zhuǎn)換器而 言。如果系統(tǒng)涉及到多個(gè)轉(zhuǎn)換器或通道，噪聲分析將有所 不同。例如，超聲系統(tǒng)采用許多ADC通道，這些通道以數(shù) 字方式求和來(lái)提高動(dòng)態(tài)范圍?；径?，通道數(shù)量每增加 一倍，轉(zhuǎn)換器/系統(tǒng)的噪底就會(huì)降低3 dB。對(duì)于上例，如果 使用兩個(gè)轉(zhuǎn)換器，轉(zhuǎn)換器的噪底將變?yōu)橐话? 3 dB);如果 使用四個(gè)轉(zhuǎn)換器，噪底將變?yōu)?6 dB。之所以如此，是因?yàn)?每個(gè)轉(zhuǎn)換器可以當(dāng)作不相關(guān)的噪聲源來(lái)對(duì)待。不相關(guān)噪聲 源彼此之間是獨(dú)立的，因此可以進(jìn)行RSS(平方和的平方根) 計(jì)算。最終，隨著通道數(shù)量增加，系統(tǒng)的噪底降低，系統(tǒng) 將變得更敏感，對(duì)電源的設(shè)計(jì)約束條件也更嚴(yán)格。

結(jié)論

要想消除應(yīng)用中的所有電源噪聲是不可能的。任何系統(tǒng)都 不可能完全不受電源噪聲的影響。因此，作為ADC的用 戶，設(shè)計(jì)人員必須在電源設(shè)計(jì)和布局布線階段就做好積極 應(yīng)對(duì)。下面是一些有用的提示，可幫助設(shè)計(jì)人員最大程度 地提高PCB對(duì)電源變化的抗擾度：

對(duì)到達(dá)系統(tǒng)板的所有電源軌和總線電壓去耦。

記?。好吭黾右患?jí)增益就會(huì)每10倍頻程增加大約20 dB。

如果電源引線較長(zhǎng)并為特定IC、器件和/或區(qū)域供電， 則應(yīng)再次去耦。

對(duì)高頻和低頻都要去耦。

去耦電容接地前的電源入口點(diǎn)常常使用串聯(lián)鐵氧體磁 珠。對(duì)進(jìn)入系統(tǒng)板的每個(gè)電源電壓都要這樣做，無(wú)論它是來(lái)自LDO還是來(lái)自開(kāi)關(guān)調(diào)節(jié)器。

對(duì)于加入的電容，應(yīng)使用緊密疊置的電源和接地層(間 距≤4密爾)，從而使PCB設(shè)計(jì)本身具備高頻去耦能力。

同任何良好的電路板布局一樣，電源應(yīng)遠(yuǎn)離敏感的模擬 電路，如ADC的前端級(jí)和時(shí)鐘電路等。

良好的電路分割至關(guān)重要，可以將一些元件放在PCB的 背面以增強(qiáng)隔離。

注意接地返回路徑，特別是數(shù)字側(cè)，確保數(shù)字瞬變不會(huì) 返回到電路板的模擬部分。某些情況下，分離接地層也 可能有用。

將模擬和數(shù)字參考元件保持在各自的層面上。這一常規(guī) 做法可增強(qiáng)對(duì)噪聲和耦合交互作用的隔離。

遵循IC制造商的建議;如果應(yīng)用筆記或數(shù)據(jù)手冊(cè)沒(méi)有直接 說(shuō)明，則應(yīng)研究評(píng)估板。這些都是非常好的起步工具。

這篇技術(shù)文章旨在清楚說(shuō)明高速轉(zhuǎn)換器的電源敏感問(wèn)題， 以及它為何對(duì)用戶的系統(tǒng)動(dòng)態(tài)范圍如此重要。為使系統(tǒng)板 上的ADC實(shí)現(xiàn)數(shù)據(jù)手冊(cè)所述的性能規(guī)格，設(shè)計(jì)人員應(yīng)當(dāng)了解所需的布局布線技術(shù)和硬件。