內(nèi)核
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如何處理好嵌入式DSP設(shè)計中的功耗優(yōu)化
對基于數(shù)字信號處理器(DSP)的系統(tǒng)而言，優(yōu)化功耗是一項重要但往往難以實現(xiàn)的設(shè)計目標(biāo)?，F(xiàn)在，基于DSP的設(shè)備常常把以往各自獨立的多個應(yīng)用結(jié)合起來，每一個應(yīng)用都可能有多個工作模式。要得到這樣一個設(shè)備的功率分布是非常困難的一件事，更遑論整個復(fù)雜的系統(tǒng)。設(shè)計人員需要獲知盡可能多的最佳信息，以及能夠幫助他們優(yōu)化特定應(yīng)用之功耗的技術(shù)和工具。
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基于Nios II內(nèi)核的SOPC開發(fā)板的設(shè)計
基于 FPGA 的嵌入式系統(tǒng)設(shè)計為現(xiàn)代電子產(chǎn)品設(shè)計帶來了更大的靈活性，以 Altera 公司開發(fā)的 Nios II 軟核處理器為核心的SOPC(System on Programmable Chip)系統(tǒng)便是把嵌入式系統(tǒng)應(yīng)用在 FPGA 上的典型例子。
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基于Nios II內(nèi)核的SOPC開發(fā)板的設(shè)計
基于Nios II內(nèi)核的SOPC開發(fā)板的設(shè)計
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如何處理好嵌入式DSP設(shè)計中的功耗優(yōu)化
對基于數(shù)字信號處理器(DSP)的系統(tǒng)而言，優(yōu)化功耗是一項重要但往往難以實現(xiàn)的設(shè)計目標(biāo)。現(xiàn)在，基于DSP的設(shè)備常常把以往各自獨立的多個應(yīng)用結(jié)合起來，每一個應(yīng)用都可能有多個工作模式。要得到這樣一個設(shè)備的功率分布是非常困難的一件事，更遑論整個復(fù)雜的系統(tǒng)。設(shè)計人員需要獲知盡可能多的最佳信息，以及能夠幫助他們優(yōu)化特定應(yīng)用之功耗的技術(shù)和工具。
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三種嵌入式多內(nèi)核設(shè)計模式的比較分析
下面是對采用當(dāng)前開發(fā)工具和硬件直接實現(xiàn)多內(nèi)核系統(tǒng)的三個簡單模型的概述。
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三種嵌入式多內(nèi)核設(shè)計模式的比較分析
三種嵌入式多內(nèi)核設(shè)計模式的比較分析
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聯(lián)發(fā)科獲CEVA授權(quán)采用CEVA-X DSP內(nèi)核和子系統(tǒng)
硅產(chǎn)品知識產(chǎn)權(quán)(SIP)平臺解決方案和數(shù)字信號處理器(DSP)內(nèi)核授權(quán)廠商CEVA公司宣布，授權(quán)聯(lián)發(fā)科技股份有限公司(MediaTek)采用CEVA-X DSP內(nèi)核和相關(guān)子系統(tǒng)技術(shù)來開發(fā)其未來的產(chǎn)品；聯(lián)發(fā)科技是無線通信和數(shù)字媒體半導(dǎo)體
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基于FPGA的可重配置系統(tǒng)在新興汽車標(biāo)準(zhǔn)中的應(yīng)用
本文介紹的基于FPGA的可重配置系統(tǒng)可以在設(shè)計后期甚至量產(chǎn)階段通過重新編程以適應(yīng)標(biāo)準(zhǔn)和協(xié)議的改變。
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CPU多核的未來如何？設(shè)計者眾說紛紜
微處理器的工程師們認同多核設(shè)計是未來的潮流，但在如何實現(xiàn)和克服所面臨的困難上，他們分歧非常大。這是從ISSCC(InternationalSolid-StateCircuitsConference，國際晶體管電路討論會)2008上一個小組討論中得到的結(jié)論
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入門級32位V1 ColdFire內(nèi)核（飛思卡爾）
飛思卡爾半導(dǎo)體通過半導(dǎo)體技術(shù)許可專家IPextreme向嵌入式市場提供32位V1 ColdFire內(nèi)核，進一步擴展了其ColdFire®許可計劃。
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AMD明年推三內(nèi)核芯片 再向英特爾施壓
AMD明年推三內(nèi)核芯片 再向英特爾施壓
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基于Nandflash的Bootloader的設(shè)計與實現(xiàn)
文章詳細說明了從Nandflash引導(dǎo)操作系統(tǒng)要完成的主要任務(wù)和實現(xiàn)方法，并給出了在S3C2410上實現(xiàn)Nandflash啟動的試驗結(jié)果。
