VERILOG

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VerilogHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VerilogHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。[1]

CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

0 引言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問題，而且端口擴(kuò)展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/

電子設(shè)計(jì)自動(dòng)化
2012-02-09

FPGA HDL CY7C68013 VERILOG
CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

0 引言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問題，而且端口擴(kuò)展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/

數(shù)字電源
2012-02-07

FPGA HDL CY7C68013 VERILOG
verilog PS2鍵盤解碼源程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助

單片機(jī)
2012-01-06

解碼源程序 PS2鍵盤 VERILOG
基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真

硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時(shí)，為計(jì)算機(jī)輔助設(shè)計(jì)工具在工程設(shè)計(jì)中的應(yīng)用提供了方法。該語言支持早期的行為結(jié)構(gòu)設(shè)計(jì)的概念，以及其后層次化結(jié)構(gòu)設(shè)計(jì)的實(shí)

電子設(shè)計(jì)自動(dòng)化
2011-12-14

仿真電平 VERILOG語言 VERILOG
Verilog HDL阻塞屬性探究及其應(yīng)用

Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計(jì)算完畢，立即更新。在執(zhí)行時(shí)

模擬
2011-09-02

阻塞阻塞賦值 HDL VERILOG
基于Verilog HDL濾波器的設(shè)計(jì)

　現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數(shù)字來表示，然后對這些數(shù)字信號進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無

通信技術(shù)
2011-08-19

濾波器小波濾波 HDL VERILOG
基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn)

基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn)

嵌入式教程
2011-08-08

UART BSP FPGA/CPLD VERILOG
博客園正式支持Verilog語法著色功能

博客園正式支持Verilog語法著色功能

嵌入式教程
2011-05-10

AD BSP RESET VERILOG
ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

嵌入式教程
2011-04-07

總線接口接口模塊 HDL VERILOG
verilog中阻塞賦值和非阻塞賦值

verilog中阻塞賦值和非阻塞賦值

嵌入式教程
2011-03-19

進(jìn)程時(shí)鐘阻塞賦值 VERILOG
PLD/FPGA硬件語言設(shè)計(jì)verilog HDL

PLD/FPGA硬件語言設(shè)計(jì)verilog HDL

嵌入式教程
2011-03-12

PLD FPGA HDL VERILOG
Verilog HDL與VHDL及FPGA的比較分析

　Verilog HDL　　優(yōu)點(diǎn)：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵(lì)和建模方面有優(yōu)勢?！　∪秉c(diǎn)：很多錯(cuò)誤在編譯的時(shí)候不能被發(fā)現(xiàn)?！　HDL　　優(yōu)點(diǎn)：語法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰?！　∪秉c(diǎn)：熟悉時(shí)間長，不夠靈

數(shù)字電源
2011-01-11

布線 VHDL FPGA VERILOG
Verilog HDL與VHDL及FPGA的比較分析

Verilog HDL與VHDL及FPGA的比較分析

嵌入式教程
2011-01-11

布線 VHDL FPGA VERILOG
基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)

本設(shè)計(jì)是一種基于FPGA(現(xiàn)場可編程門陣列)的液晶顯示控制器。與集成電路控制器相比，F(xiàn)PGA更加靈活，可以針對小同的液晶顯示模塊更改時(shí)序信號和顯示數(shù)據(jù)。FPGA的集成度、復(fù)雜度和面積優(yōu)勢使得其日益成為一種頗具吸引力

數(shù)字電源
2010-12-08

硬件描述語言液晶顯示控制器 FPGA VERILOG
基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)

基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)

嵌入式教程
2010-12-08

硬件描述語言液晶顯示控制器 FPGA VERILOG
夏宇聞老師談FPGA工程師的入門學(xué)習(xí)

　1. 必須清楚自己究竟適合不適合做工程師?？纯醋约旱男愿裉攸c(diǎn)，是不是特別安靜，又耐得住寂寞。因?yàn)镕PGA工程師是一個(gè)辛苦的工作，不但要通過不斷學(xué)習(xí)研究提升自己的設(shè)計(jì)水平，還要經(jīng)常性的熬夜加班敲寫代碼，如果

充電吧
2010-11-08

工程師 BSP FPGA VERILOG
FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

本文為實(shí)現(xiàn)高速數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸處理,提出了采用FPGA直接控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計(jì)思路，實(shí)現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能，最高傳輸速率可達(dá)100Mbps。 DM9000A簡介

電子設(shè)計(jì)自動(dòng)化
2010-08-18

以太網(wǎng) DM9000A FPGA VERILOG
FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

本文為實(shí)現(xiàn)高速數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸處理,提出了采用FPGA直接控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計(jì)思路，實(shí)現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能，最高傳輸速率可達(dá)100Mbps。 DM9000A簡介

數(shù)字電源
2010-08-16

以太網(wǎng) DM9000A FPGA VERILOG
基于Verilog HDL的UART模塊設(shè)計(jì)與仿真

摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語言設(shè)計(jì)UART的頂層模塊及各個(gè)子

電子設(shè)計(jì)自動(dòng)化
2010-07-27

仿真 UART HDL VERILOG
verilog PS2鍵盤解碼程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助

單片機(jī)
2010-06-20

解碼程序 BSP PS2鍵盤 VERILOG

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VERILOG

CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

verilog PS2鍵盤解碼源程序

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真

Verilog HDL阻塞屬性探究及其應(yīng)用

基于Verilog HDL濾波器的設(shè)計(jì)

基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn)

博客園正式支持Verilog語法著色功能

ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

verilog中阻塞賦值和非阻塞賦值

PLD/FPGA硬件語言設(shè)計(jì)verilog HDL

Verilog HDL與VHDL及FPGA的比較分析

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基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)

基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)

夏宇聞老師談FPGA工程師的入門學(xué)習(xí)

FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

基于Verilog HDL的UART模塊設(shè)計(jì)與仿真

verilog PS2鍵盤解碼程序

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