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[導(dǎo)讀]相信很多人都知道并且使用過Verilog中的initial語句塊,用來初始化一些變量、持續(xù)生成時(shí)鐘和復(fù)位信號(hào)以及setvirtualinterface等等。finalblock是在SystemVerilog中引入的一個(gè)新概念。final?begin????????$display...

相信很多人都知道并且使用過Verilog中的initial語句塊,用來初始化一些變量、持續(xù)生成時(shí)鐘和復(fù)位信號(hào)以及set virtual interface等等。
final block是在 System Verilog中引入的一個(gè)新概念。
final?begin????????$display("Final?Test?Case!");endInitial語句塊和final語句塊之間的區(qū)別從命名上可以明顯看出,即Initial語句塊仿真時(shí)間t=0期間開始執(zhí)行,而final語句塊仿真完成時(shí)開始執(zhí)行。
?這兩個(gè)順序執(zhí)行的代碼塊之間有一個(gè)相似之處,即它們?cè)诜抡孢^程中只執(zhí)行一次。?而對(duì)于initial語句塊final語句塊的差異,initial語句塊可以包含一些#延遲或wait語句等消耗時(shí)間的進(jìn)程,而final語句塊不應(yīng)該包含任何此類內(nèi)容。final語句塊就是一個(gè)在仿真工具調(diào)用$finish時(shí)自動(dòng)執(zhí)行的一個(gè)函數(shù)。?針對(duì)final block的這些特性,可以用于在測(cè)試用例中打印一些報(bào)告或者對(duì)用例執(zhí)行結(jié)束后的RTL狀態(tài)或者驗(yàn)證環(huán)境狀態(tài)做一些檢查。

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