數(shù)字芯片綜合面試問題

時(shí)間：2021-12-07 16:19:40

關(guān)鍵字：數(shù)字芯片時(shí)鐘 WIRE CK

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[導(dǎo)讀]1、為設(shè)計(jì)執(zhí)行綜合時(shí)使用的各種設(shè)計(jì)約束是什么？1.1、創(chuàng)建時(shí)鐘（頻率、占空比）。1.2、定義輸入端口的transition-time要求1.3、指定輸出端口的負(fù)載值1.4、對(duì)于輸入和輸出，指定延遲值（輸入延遲和輸出延遲），這些延遲已經(jīng)被相鄰芯片消耗。1.5、指定case-sett...

1、為設(shè)計(jì)執(zhí)行綜合時(shí)使用的各種設(shè)計(jì)約束是什么？

1.1、創(chuàng)建時(shí)鐘（頻率、占空比）。

1.2、定義輸入端口的transition-time要求

1.3、指定輸出端口的負(fù)載值

1.4、對(duì)于輸入和輸出，指定延遲值（輸入延遲和輸出延遲），這些延遲已經(jīng)被相鄰芯片消耗。

1.5、指定case-setting，以指定特定路徑時(shí)序報(bào)告。

1.6、指定設(shè)計(jì)中的 false-paths

1.7、指定多周期路徑。

1.8、指定時(shí)鐘clock-uncertainity。

2、為了滿足設(shè)計(jì)功耗目標(biāo)，需要做什么設(shè)計(jì)實(shí)現(xiàn)優(yōu)化？

對(duì)于 Multi-VDD設(shè)計(jì)，高VDD區(qū)域用于高性能要求模塊，低VDD區(qū)域用于低性能要求模塊。通過創(chuàng)建Voltage-islands和確保放置適當(dāng)?shù)膌evel-shifters。

對(duì)于Multi-Vt設(shè)計(jì)，在滿足性能的情況下使用HVT的單元，可以降低泄漏功耗。

在設(shè)計(jì)中，各模塊包括時(shí)鐘會(huì)消耗動(dòng)態(tài)功耗，可以放置合適的時(shí)鐘門控單元。由于clock-tree總是在翻轉(zhuǎn)，確保大多數(shù)clock-buffers 在時(shí)鐘門控單元之后。

采用Dynamic Voltage and Frequency scaling (DVFS)技術(shù)，通過在應(yīng)用中動(dòng)態(tài)調(diào)整電壓和頻率。

在模塊不需要工作時(shí)進(jìn)行power gating。

3、什么是Library Characterizing？

獲取計(jì)算庫單元的延遲、功耗等特征

4、wireload model是什么意思

在綜合工具中，為了對(duì)線延遲進(jìn)行建模，我們使用了一個(gè)被稱為“Wireload models”的概念。Wireload models是基于fanout的統(tǒng)計(jì)模型。根據(jù)我們之前的芯片經(jīng)驗(yàn)，對(duì)于一個(gè)特定的工藝，如果一條線的扇出是“n”，那么我們估計(jì)它的延遲是“x”。因此，我們創(chuàng)建了一個(gè)包含扇出數(shù)和相應(yīng)的估計(jì)延遲值的模型。該文件模型在執(zhí)行綜合時(shí)用于估計(jì)線和庫單元的延遲。

5、面積優(yōu)化的設(shè)計(jì)措施是什么？

由于晶圓上的面積非常昂貴，面積直接影響了公司的創(chuàng)收，設(shè)計(jì)應(yīng)該具有最佳的面積利用率。

減少面積的步驟是：如果路徑不是關(guān)鍵路徑的，那么優(yōu)化單元使用低驅(qū)動(dòng)單元，以便節(jié)省相應(yīng)路徑上的面積。