在表 1 的左側(cè)，我們在第一列中考慮了理想 ADC 的位數(shù)。在第 2列中，我們得到了理想 ADC 的 SNR。這直接來自等式 4。隨后的每一列對應(yīng)于第 2 行中以奈奎斯特頻率為參考的 ADC 等效輸入噪聲。

有了電壓噪聲密度，我們就可以計算電源對信號鏈信號貢獻的噪聲。

再次以ADC3444為例，我們之前確定模擬電源是最敏感的，最小的最壞情況 PSRR 為 16dB。

下一步是確定允許的電源噪聲，首先使用具有 0dB PSRR 的 ADC 來計算最壞情況。在本節(jié)中，讓我們考慮幾個 LDO，噪聲分別為 100μV RMS、50 μV RMS、20 μV RMS、10 μV RMS和 5 μV RMS。這些數(shù)字大約對應(yīng)于沒有噪聲規(guī)格的 TI DC-DC 轉(zhuǎn)換器或 LDO (100 μV RMS );TPS737 LDO(50μV RMS);TPS7A?8101;_ TPS74x LDO 系列(20μV RMS);TPS717 LDO (10 μV RMS ) 和TPS7A83、LP5907、TPS7A47 LDO(5 μV RMS)。

噪聲(或在本例中為電壓噪聲密度)以 RMS 方式添加，如公式 5 所示。

在 PSRR 為 0dB 的情況下，將電源的噪聲積分帶寬設(shè)置為 10Hz 至 100kHz 時，表 1 可以重寫為表 2：。

V滿量程= 2Vpp噪聲密度選擇電源噪聲的總噪聲

表 2：50MHz 奈奎斯特帶寬的組合 ADC 和電源噪聲

在表 2 中，我們從表 1 中選擇了 50MHz 奈奎斯特頻段，如第 2 列所示，并保留第一列作為 ADC 位數(shù)?，F(xiàn)在，每個附加列都包含第 2 行中提到的 ADC 和噪聲電源的結(jié)果。

在表 3 中，我們更進一步，將表 2 中的結(jié)果表示回一個 SNR 數(shù)字，其中包括 ADC 噪聲和電源噪聲。

現(xiàn)在我們可以輕松地將組合 SNR 轉(zhuǎn)換為標稱 SNR。對于理想的 8 位 ADC，50μV RMS LDO 就足夠了。TPS7A81 或 TPS717 LDO 將是這里的完美搭配。請記住，上面提供的噪聲數(shù)只是輸出電壓的一個系數(shù)，可以表示為 μV RMS /V OUT。因此，對于 3.3V 的輸出電壓，需要更低噪聲的 LDO。

高位數(shù) ADC 對電源的要求更加嚴格。

表 3：包含 50MHz 基帶電源噪聲的等效 ADC SNR

對我們來說幸運的是，ADC 也有一些 PSR，需要在選擇組件時加以考慮。

ADC3444 AVDD 有兩條 PSR 曲線，一條在 DC附近，PSR 高，一條在信號音附近，要低得多。對于ADC3444的 AVDD ，電源噪聲有兩種進入模式以降低 ADC SNR。這兩種模式的主要術(shù)語是信號音周圍的噪聲，因為它將是被 28dB 標稱 PSR 衰減的電源噪聲的兩倍。

DC 附近的項沒有任何乘法系數(shù)，PSR 為 50dB。

這將我們引向表 4a 和 4b：

ADC 輸入?yún)⒖荚肼暶芏?0.2 nV/rtHz(73.9dB 信噪比)

ADC 最差情況 PSRR (dB)50分貝

電源噪音組合噪聲 (nV/√Hz)綜合信噪比 (dBFS)

5μV有效值20.273.9

10μV有效值20.173.9

20μV有效值20.273.9

50μV有效值20.273.9

100μV有效值20.273.9

表 4a：電源在 DC 周圍增加的噪聲

ADC 輸入?yún)⒖荚肼暶芏?0.2 nV/rtHz(73.9dB 信噪比)

ADC 最差情況 PSRR (dB)28分貝

電源噪音組合噪聲 (nV/√Hz)綜合信噪比 (dBFS)

5μV有效值20.273.9

10μV有效值20.273.9

20μV有效值20.473.8

50μV有效值21.273.5

100μV有效值23.872.5

表 4b：電源在信號音周圍添加的噪聲

總而言之，電源閃爍噪聲會顯著降低 ADC 的性能，因此需要仔細選擇 LDO。就ADC3444 而言，總電源噪聲不應(yīng)超過 20μV RMS，以盡量減少對 ADC SNR 規(guī)格的影響。

這在此處通過高速流水線轉(zhuǎn)換器進行了演示，但它也適用于所有 ADC、Delta-Sigma 和 SAR 架構(gòu)。