2nm制程全球爭奪戰(zhàn)升級!6月16日，臺積電首度公布2nm先進制程，將采用GAAFET全環(huán)繞柵極晶體管技術(shù)，預(yù)計2025量產(chǎn)。

在我們目前的認知中，芯片制程代表著芯片的性能和功耗。而廠商也往往以先進制程作為關(guān)鍵宣傳點。一直以來，芯片的迭代進化被一個叫「摩爾定律」的預(yù)言控制著。它的提出者是英特爾公司的創(chuàng)始人之一戈登·摩爾。早在1965年，摩爾就預(yù)言：單位平方英寸上晶體管的數(shù)目每隔18～24個月就將翻一番。

后來人們發(fā)現(xiàn)無論是芯片的演化速度還是計算機的進步迭代，都和摩爾這個預(yù)言驚人地一致。比如我們今天說的芯片制程的演化，從微米、亞微米、深亞微米，到193nm、157nm、90nm，再到最近幾年的12nm、7nm、4nm，都在按照摩爾57年前說的這段預(yù)言演進。

臺積電殺手锏來了：2nm先進制程首亮相。

6月16日，臺積電在2022年度北美技術(shù)論壇上，官宣將推出下一代先進制程N2，也就是2nm制程。

2nm來了，終結(jié)FinFET

一直以來，包括7nm、5nm在內(nèi)的芯片制程都采用的是FinFET晶體管技術(shù)。

要知道，半導(dǎo)體行業(yè)進步的背后有著一條金科玉律，那就是「摩爾定律」。

摩爾定律表明：每隔 18~24 個月，封裝在微芯片上的晶體管數(shù)量便會增加一倍，芯片的性能也會隨之翻一番。

當(dāng)FinFET結(jié)構(gòu)走到了無法突破物理極限的時候，對新的晶體管技術(shù)提出了需求。

也就是說，GAA (gate-all-around，簡稱 GAA) 架構(gòu)的出現(xiàn)再次拯救了摩爾定律。

據(jù)稱，臺積電N2將使用GAAFET(全環(huán)繞柵極晶體管)技術(shù)，于2025年開始量產(chǎn)。N2在性能、功效上有明顯提升，不過晶體管密度在2025年的時代背景中可能顯得提升效果不大。

作為全新的芯片制作工藝平臺，N2制程的核心創(chuàng)新在于兩點：納米片電晶體管(Nanosheet)與背面配電線路(backside power rail)。此兩點都是為了提高單位能耗中芯片性能而設(shè)計的。

臺積電的「全環(huán)繞柵極式納米片電晶體管」(GAA nanosheet transistors)，晶體管的通道在所有四個側(cè)面都被柵極包圍，從而減少了電能泄漏。這在當(dāng)下晶體管體積越發(fā)接近原子體積時，將會越來越突出。

而且臺積電「環(huán)繞柵極式納米片電晶體管」的通道可以加寬以增加驅(qū)動電流并提高性能，也可以縮小以最大限度地降低功耗和成本。

為了給這些「納米片電晶體管」提供足夠的電能而且避免漏電損耗，臺積電的N2制程使用背面配電線路(backside power rail)。臺積電認為這是在「后段布線制程工序」(BEOL) 中克服電阻的最佳解決方案的一種。

工序上做出如此改進后，在同等能耗和復(fù)雜度下，N2的性能比N3高10%-15%。在相同速度和單位面積晶體管平均數(shù)目下，N2的能耗比N3低25%-30%。

這太尬了，不講武德。

從2022年5月初開始，三星就展開了大肆的渲染，宣布將「率先」量產(chǎn)3nm，2022年上半年就能亮相了。

三星還刻意對外強調(diào)啟用了：環(huán)繞閘極技術(shù)(GAA)架構(gòu)。

預(yù)計2022年下半年展開量產(chǎn)、提供3nm工藝產(chǎn)能的臺積電，則延續(xù)了 鰭式場效晶體管(FinFET)架構(gòu)。

這似乎讓三星方面感到異常的興奮：瞧瞧，臺積電竟然沒有“革新”晶體管技術(shù)?

現(xiàn)階段，硅基材料 晶圓芯片 集成的 晶體管，越來越接近「原子」的體積了，包括電能泄露在內(nèi)的各種問題，也開始變得越來越突出了，讓芯片設(shè)計企業(yè)壓力劇增!

莫名引起的電子設(shè)備耗電量飆升、發(fā)熱量甚至可以“煎雞蛋”的鬧劇，就是體現(xiàn)之一。

三星近乎“瘋狂Diss”臺積電“落后”、反復(fù)強調(diào)其再3nm工藝技術(shù)上，就率先啟用了 環(huán)繞閘極技術(shù)(GAA)，一下子把延續(xù) 鰭式場效晶體管(FinFET)的臺積電比了下去?

然而，不按套路出牌的臺積電，正式公布2nm工藝技術(shù)，又給三星好好“上了一課”：臺積電「全新」環(huán)繞閘極技術(shù)(GAA)架構(gòu)，我們不一樣!

臺積電N2制程技術(shù)(2nm)突出了兩個核心點：納米片電晶體管(Nanosheet)、背面配電線路(backside power rail)，公開表態(tài)就是為了「芯片性能」設(shè)計的方案。

基于臺積電「全環(huán)繞柵極式納米片電晶體管」GAA nanosheet transistors技術(shù)，晶體管「通道」四個側(cè)面都有「柵極」包圍，克制 “漏電”、耗電量大、發(fā)熱量高 等問題。

當(dāng)然了，最為關(guān)鍵的還是「背面配電線路」backside power rail技術(shù)，應(yīng)用于「后段布線制程工序」BEOL 克制 電阻 的最佳解決方案(之一)!

一個普通人類的 指甲蓋大小面積，基于2nm工藝技術(shù)集成的集體管，數(shù)量已經(jīng)達到500億個的級別了。

更進一步的是，臺積電「全環(huán)繞柵極式納米片電晶體管」方案下，四個側(cè)面 都有 柵極“包圍”的通道，還可以按照 需求 進行“加寬”、“縮窄”：

比如，需要 增加驅(qū)動的電流 以提高晶體管 堆砌出來的 芯片性能 時，可以定制“加寬”通道 方案。

如果比較在意芯片制造的“成本”、或者力求降低“成品”芯片的功耗等，可以選擇“縮窄” 通道。

此外，臺積電特別強調(diào)的是：N2制程(2nm工藝)應(yīng)用范圍，更加寬廣了。

包括移動設(shè)備SoC平臺(華為海思麒麟、高通驍龍 等)，以及PC平臺的高性能CPU與GPU核心顯卡等。