1、濾波器設計可行性與鏡頻抑制的要求

超外差的結構中，如果本振具有連續(xù)可調諧的寬帶頻率輸入范圍，那么輸出中頻就是一個固定值。采用高中頻的設計，鏡像信號頻率遠遠大于輸入信號頻率，信號就不會出現混疊的問題了，同時對于前端只要采用合適截止頻率和衰減低通濾波器（LPF）就可以很好的抑制鏡像的干擾。但是高中頻也會面臨一個嚴峻的問題，第一級混頻之后，中頻離本振的最低頻率太近，后端濾波器設計難度較大。

2、本振信號的合成

最為常用就是PLL+VCO構架產生本振信號。為了提高頻譜的頻率精度，本振LO采用PLL技術，通過一個鎖相環(huán)（PLL）將輸入信號鎖定到一個參考信號上（系統的參考時鐘）。但是采用PLL的方式，輸出信號并不是連續(xù)可調，而是步進調節(jié)設置，同時步進調節(jié)設置依賴于頻譜儀設置的分辨率帶寬（RBW），因此較小分辨率帶寬（RBW）需要PLL較小的調諧步進。否則，輸出信號不能覆蓋整個掃頻范圍，而且會造成功率誤差。在實際設計的時候，PLL的調節(jié)步進應該小于0.1·RBW（1/10），比如頻譜儀設置的RBW為100kHz，那么LO輸出的頻率步進應該是小于10KHz的。有時設計LO，可以考慮LO電路的步進根據RBW設置進行分段調節(jié)。

3、3本振和3次混頻

經過了第一級混頻之后，第一中頻輸出為高中頻，對于這個信號直接采集，ADC成本太高，所以我們需要將第一中頻信號下變頻至第二中頻幾百兆進行采集，最后經過3次混頻下變頻到ADC帶寬內。這樣的就遠遠降低ADC的位數。3次混頻器的本振輸入端必須提供足夠高的電平，必要時增加高帶寬的放大器。

4、倍頻

采用倍頻器的方式，就是PLL+VCO輸出的信號進行倍頻，比如2倍、4倍，即可得到高的LO頻率了。（這個和EEVblog網站Dave Jones拆解的頻譜儀有點類似，如圖1所示。感興趣的可以觀看“EEVblog #892 - 鼎陽SSA3021X頻譜分析儀拆機”）采用倍頻器，可以獲得最小的轉換損耗，從而保持頻譜分析儀的低噪聲系數。

圖1 倍頻+3路BPF