沒有一種技術(shù)能夠滿足所有的需求。FinFET幾乎走到了盡頭，接棒的GAA-FET在制造方面的挑戰(zhàn)屢見不鮮，而且成本太高，有多少代工廠能負擔得起尚不可知。不過，幸運的是，這并不是唯一的選擇。圍點打援似乎也是可以接受的選擇：納米片、先進封裝和新的器件架構(gòu)，可以肯定都將有助于行業(yè)趕上摩爾定律的腳步

近日，中芯國際投資90億美元的國內(nèi)首條FinFET芯片生產(chǎn)線落戶上海，據(jù)稱可以一直用到5nm工藝。國際上，頭部代工廠已在從5nm進入3nm工藝，雖然三星與臺積電對采用哪種技術(shù)似乎出現(xiàn)了分歧，但該來的終究要來，只是時間問題。

摩爾定律筋疲力盡

1965年到現(xiàn)在，集成電路行業(yè)一直遵循摩爾定律，經(jīng)歷了每18到24個月晶體管密度翻一番，芯片功能越來越多的演變。但是，隨著每個新工藝節(jié)點的到來，成本都會上升，演進的節(jié)奏也在放緩。今天，摩爾定律幾乎到了筋疲力盡的境地。

盡管英特爾、臺積電、三星等公司都在計劃從2022或2023年開啟3nm和2nm工藝節(jié)點的生產(chǎn)，并從今天的FinFET過渡到新的全環(huán)繞柵極場效應晶體管（GAA-FET），但用GAA-FET取代FinFET的轉(zhuǎn)變既昂貴又困難，必定是一條充滿坎坷之路。

FinFET是英特爾在2011年提出的，當時用在22nm芯片上，后來臺積電、三星一起跟進，從14nm/16nm FinFET一直用到現(xiàn)在的5nm。

不可否認，摩爾定律一直是集成電路增長的引擎，但代工廠要每18個月推出一個新工藝確實太難了。在每個節(jié)點，工藝成本和復雜性都在飛漲，所以節(jié)點縮小的節(jié)奏也從18個月延長到2.5年或更長。另外，大多代工廠的客戶也承擔不了遷移至更先進節(jié)點的費用。

問題變得越來越困難和復雜，但行業(yè)的共識是：復雜和困難也意味著機會。激進人士認為，摩爾定律可以繼續(xù)用在任何器件上，希望工藝達到3nm甚至更小，因此有很多選擇。

也有人認為，隨著芯片規(guī)模的擴大，在新節(jié)點上生產(chǎn)更小的晶體管越來越困難，研發(fā)重點已經(jīng)轉(zhuǎn)移到其他領域，比如可以利用封裝獲得更低功耗、速度和更高內(nèi)存的好處。

FinFET也快走到了盡頭

有能力制造先進節(jié)點芯片的公司數(shù)量隨著工藝幾何結(jié)構(gòu)的變化而不斷減少，每增加一個新節(jié)點，成本也越來越高。臺積電最先進的300毫米晶圓廠耗資達200億美元。

在20nm節(jié)點，人們首次發(fā)現(xiàn)平面晶體管因溝道長度變短導致了所謂短溝道效應。這時，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源極-漏極控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少。其影響是閾值電壓降低，器件很容易發(fā)生載流子速度飽和效應。當然，在22nm及以上節(jié)點，平面晶體管仍是主流技術(shù)。

FinFET對解決漏電流問題有很大幫助，因為與平面晶體管相比，柵極三面接觸的鰭片可以更好地控制鰭片內(nèi)部形成的溝道。

來到7nm及以下工藝，靜態(tài)泄漏問題再次變得越來越嚴重，即使是FinFET，功率和性能優(yōu)勢也開始減弱。過去，代工廠預計晶體管規(guī)格擴大0.7倍，在同等功率下，性能將提高40%，面積將減少50%。性能提升目前僅為15%到20%，需要更復雜的工藝、新材料和不同的制造設備才能獲得上述結(jié)果。

為了降低成本，代工廠已經(jīng)開始部署比過去更加異構(gòu)的新架構(gòu)，而且他們對在最新的工藝節(jié)點上生產(chǎn)的產(chǎn)品更加挑剔。雖然并非所有芯片都需要FinFET。模擬、RF等都是圍繞著更成熟工藝構(gòu)建的，需求量仍然很大。但數(shù)字邏輯仍在不斷擴展，3nm及以后新的晶體管結(jié)構(gòu)正在研發(fā)。

不過，對于領先工藝，還有幾個障礙需要克服。當鰭片寬度達到5nm（相當于3nm節(jié)點）時，F(xiàn)inFET已接近其實際極限。一旦FinFET進展乏力，代工廠將轉(zhuǎn)向3nm/2nm甚至更高的納米片（nanosheet）FET（下面將介紹）。

技術(shù)進步的最大問題在于，有多少公司會繼續(xù)資助這種不斷縮小的節(jié)點，同時這些先進節(jié)點芯片如何有效地與同一個封裝或系統(tǒng)中更成熟的工藝集成。這其實是規(guī)模經(jīng)濟的問題，在先進節(jié)點，晶圓成本是天文數(shù)字，因此很少有客戶和應用能夠利用昂貴的工藝技術(shù)。即使是那些能負擔得起成本的客戶，他們的一些片芯尺寸也已經(jīng)超過了最大分刻線尺寸，這會帶來量產(chǎn)方面的挑戰(zhàn)。

芯片行業(yè)存在的一個分歧是，深度學習及其他應用的超級計算正推動著人們對3nm、2nm及更高計算能力的需求不斷增長，與此同時，IoT和其他高容量、低成本的應用將繼續(xù)使用“過時”的工藝，比如16nm/14nm到3nm FinFET。第一種需要正在使FinFET力不從心，這就是頭部代工廠欲轉(zhuǎn)向GAA-FET的理由。

GAA是FinFET進化的必由之路

為了繼續(xù)縮小芯片尺寸，需要GAA-FET。當FinFET中的鰭片寬度接近5nm時，溝道寬度的變化可能導致不期望的變化和遷移率損失。GAA-FET可以繞過這個問題，是一個很有前途的未來晶體管候選者。GAA-FET基本上是一個硅納米線（nanowire），其柵極從四面與溝道接觸。就靜電學而言它被認為是一種終極CMOS器件。在某些情況下，GAA-FET溝道中可能需要InGaAs或其他III-V材料。

GAA-FET具有更好的性能、更低的功率和更低的泄漏，當FinFET精疲力竭時，在3nm以下就需要它了。GAA和FinFET不同，是一種經(jīng)過改進的晶體管結(jié)構(gòu)，對于晶體管的持續(xù)擴展至關(guān)重要。在3nm，GAA的一個關(guān)鍵特性是閾值電壓可以達到0.3V。與3nm FinFET相比，其開關(guān)待機功耗更低。

平面晶體管、FinFET和GAA-FET

盡管這些新型晶體管被認為是FinFET的一個進化步驟，而且已經(jīng)研究了多年，但任何新的晶體管類型或材料對芯片行業(yè)來說都是一項艱巨的任務，也涉及到一些成本和上市時間風險。就像從平面到FinFET的轉(zhuǎn)變一樣，從FinFET到GAA的轉(zhuǎn)變可能舉步維艱。挑戰(zhàn)包括：

3nm GAA的產(chǎn)品設計成本與3nm FET不相上下，但GAA的IP認證成本可能是3nm FinFET的1.5倍。

優(yōu)化垂直側(cè)壁上的器件很困難。由于要進行約5nm凹蝕，沒有視線，也沒有蝕刻終止層，控制內(nèi)隔離層側(cè)壁蝕刻的工藝變化非常困難，相當于無網(wǎng)走鋼絲。

蝕刻工藝難度加大，對于平面器件來說，采用各向同性（共形）工藝與各向異性（定向）工藝時比較容易。對于FinFET來說，這有點棘手；對于GAA，這個問題變得非常棘手；在某些地方需要各向同性，比如在納米線/納米片下面蝕刻，另一些地方則需要各向異性。

GAA晶體管需要單獨的納米片尺寸控制計量。通過超晶格形成鰭片需要對厚度、成分和硅片的厚度進行單獨的層控制。

內(nèi)隔離層模塊是定義最終晶體管特性的關(guān)鍵，而模塊的控制對于最小化晶體管的可變性至關(guān)重要。在內(nèi)隔離層成型的每個步驟中，精確控制縮進和最終隔離層凹陷的形狀和CD（關(guān)鍵尺寸）對確保正確的器件性能至關(guān)重要。

納米線和納米片

納米片F(xiàn)ET應運而生

研發(fā)中的GAA架構(gòu)有幾種類型，供應商主要關(guān)注的是納米片F(xiàn)ET?；旧?，納米片F(xiàn)ET是一個側(cè)面有柵極包裹的FinFET，能較低的功率實現(xiàn)更高性能的芯片。

水平GAA架構(gòu)的幾種類型

納米片F(xiàn)ET是2017年IBM研究院提出的。與橫向納米線FET類似，納米片F(xiàn)ET使用更寬和更厚的線（片）來改進的靜電特性和驅(qū)動電流。該工藝仍處于研發(fā)階段，但與GAA-FET一樣，它也是個位數(shù)納米工藝節(jié)點晶體管的競爭者之一。

納米片F(xiàn)ET由幾個組件構(gòu)成，早期的GAA器件將使用垂直堆疊的納米片，形成多個允許電子流過晶體管的溝道，四周由柵極材料包圍。Leti 2020年首次演示了七層納米片F(xiàn)ET，它比通常的兩層堆疊納米片GAA晶體管性能改善了3倍。

高而直的（SiGe/Si）鰭片（15nm≤W≤85nm）七層GAA納米片晶體管

在納米片F(xiàn)ET中，每個微小的片組成一個溝道。第一代納米片F(xiàn)ET將采用硅基溝道材料，用于pFET和nFET器件。第二代納米片將使用高遷移率材料來制作pFET，nFET繼續(xù)使用硅。這些材料使溝道中的電子移動得更快，提高了器件性能。高遷移率溝道并不是新東西，已經(jīng)在晶體管中用了很多年。但這些材料對納米片的集成提出了一些挑戰(zhàn)。

表面上看，3nm FinFET和納米片F(xiàn)ET之間的擴展優(yōu)勢似乎微乎其微。最初，后者有44nm CPP（接觸柵間距）和12nm柵極長度。但納米片的優(yōu)點在于：

FinFET器件寬度被量化，而對于納米片，IC廠商可以改變晶體管中片材的寬度。例如，更寬的納米片可以提供更大的驅(qū)動電流和性能。當然，窄納米片的驅(qū)動電流較小，所占面積也小。

GAA架構(gòu)改善了短溝道控制，進一步擴展了柵極長度，而疊層納米片則提高了單位空間的驅(qū)動強度。

除了技術(shù)上的優(yōu)勢，納米片F(xiàn)ET也給客戶提供了更多的選擇。

在制造方面，納米片F(xiàn)ET的工藝流程包括：

首先是在襯底上形成超晶格結(jié)構(gòu)，用外延設備在襯底上沉積交互SiGe（硅鍺）和硅層。一個堆棧至少由三層SiGe和三層硅組成。

第二步是在超晶格結(jié)構(gòu)中顯影（develop）微小的垂直鰭片。每個鰭片之間都有一定空間。

在代工廠流程中，使用極紫外（EUV）光刻技術(shù)對鰭片進行圖案化，然后進行蝕刻處理。

形成源極-漏極，接著是溝道釋放工藝，使用蝕刻工藝去除超晶格結(jié)構(gòu)中的SiGe層，剩下硅基層或片材，即溝道。

疊層納米片F(xiàn)ET的工藝流程

在這些工藝流程中，可能出現(xiàn)具有挑戰(zhàn)性的埋藏缺陷類型，例如納米片之間的殘留物、納米片的損壞或納米片本身相鄰的源-漏區(qū)的選擇性損壞；溝道釋放需要單獨控制片材高度、拐角侵蝕和溝道彎曲等。

事實上，轉(zhuǎn)移到任何新的晶體管技術(shù)都是具有挑戰(zhàn)性的，代工廠一直在盡可能地推遲這一行動，推出時間表因代工廠而異。

三星顯然是3nm GAA的領導者，目前，其使用的是7nm和5nm FinFET工藝。2017年，三星稱將推出4nm的所謂多橋溝道FET（MBCFET），其本質(zhì)上就是納米片F(xiàn)ET。之后三星又表示計劃在2022/2023年推出全球首款3nm納米片F(xiàn)ET。

臺積電正在把FinFET擴展到3nm，并將在2024/2025年遷移到2nm納米片F(xiàn)ET；它也表示將繼續(xù)使用當前的FinFET，旨在利用其出色的營銷技巧，讓許多大客戶使用其3nm FinFET技術(shù)實現(xiàn)設計。

英特爾和其他公司也在研究納米片。英特爾透露正在研究采用溝道優(yōu)先工藝，以及應變SiGe溝道材料的納米片；IBM則在開發(fā)一種類似的SiGe納米片，使用不同的溝道工藝；其他溝道材料正在研發(fā)中。

不管怎樣，開發(fā)5nm/3nm及以后芯片的成本是天文數(shù)字。因此，客戶正在尋找替代品，如先進封裝。

Intel® Core? 處理器采用3D堆疊技術(shù)Foveros，利用小型物理封裝顯著減小了電路板尺寸，在性能和能效之間實現(xiàn)了最佳平衡。

高遷移率溝道材料的應變挑戰(zhàn)

上面說過，第二代納米片可能會使用高遷移率材料。從FinFET到納米片，電子遷移率有了很大的提高（對于nFET），問題是pFET空穴遷移率降低了，這也需要解決。換句話說，代工廠需要改善納米片pFET的性能。因此，代工廠正在開發(fā)改進pFET的第二代納米片F(xiàn)ET。第二代納米片將繼續(xù)使用硅基溝道來實現(xiàn)nFET，因為其性能已經(jīng)足夠。

為了改進pFET，代工廠正在研究高遷移率溝道材料。領先的材料競爭者是SiGe，盡管III-V材料、鍺和其他技術(shù)也在研發(fā)中。應變SiGe由于其優(yōu)越的空穴遷移率和成熟的大規(guī)模生產(chǎn)工藝，正在成為替代硅的一種很有前途的pFET溝道。

為了將這些材料集成到器件中，代工廠在實施所謂的應變工程工藝。應變是一種施加在硅上以提高電子遷移率應力的方法。應變工程并不新鮮。多年來，應變工程一直是CMOS技術(shù)的關(guān)鍵技術(shù)之一，代工廠一直在溝道中使用SiGe合金壓力源來提高載流子移動性。從90nm節(jié)點開始，源極-漏極外延生長誘導應變一直在幫助提升溝道遷移率，F(xiàn)inFET也不例外。

挑戰(zhàn)一環(huán)套著一環(huán)。在下一代GAA晶體管中引入應變SiGe溝道材料又增加了一些新的挑戰(zhàn)。采用新型溝道材料的納米片面臨的最大挑戰(zhàn)是確保材料均勻性和結(jié)構(gòu)完整性，同時讓新型溝道材料與下游工藝兼容。

有幾種方法可以開發(fā)SiGe pFET溝道，包括溝道優(yōu)先和溝道最后工藝。在傳統(tǒng)納米片工藝中，溝道形成發(fā)生在早期或第一階段，即溝道優(yōu)先工藝。

英特爾的工藝是從300毫米襯底開始。在襯底上生長SiGe基SRB（應變松弛緩沖）層。然后，在SRB層上生長壓縮Si0.4Ge0.6和拉伸硅的交互層。這創(chuàng)建了一個超晶格結(jié)構(gòu)，形成了pFET的SiGe溝道的基礎。其研究證明了一種埋置Si0.7Ge0.3 SRB全局應力源在Si0.4Ge0.6 pFET納米片中誘導壓縮應變，可以增強空穴傳輸。

其他廠商則采取了不同的方法。例如，IBM的納米片pFET使用溝道最后工藝形成應變SiGe溝道。使用這種方法，pFET納米片的峰值空穴遷移率提高了100%，相應的溝道電阻降低了40%，同時保持低于70mV/dec的亞閾值斜率。

IBM納米片pFET溝道橫截面STEM和EDX圖

具體講，IBM是在溝道釋放之后顯影SiGe溝道。在溝道釋放之后，硅納米片進行水平和垂直修整。然后，在硅納米片上包裹一層SiGe選擇性包裹層，稱為SiGe包層。最終結(jié)構(gòu)是SiGe包層和薄的硅納米片核心。通過將載流子限制在SiGe包層內(nèi)，可以改善應變SiGe溝道層中的載流子遷移率。

IBM是在工藝后期開發(fā)SiGe溝道，而不是在一開始。因為早期開始SiGe生長外延并不是有效的應變，還帶來了集成工藝的復雜性和成本。新技術(shù)使SiGe層中的應變得以保存。這是因為該工藝基于SiGe后外延（epitaxy-last）方案，這對于提高性能至關(guān)重要。

沒有萬全之策

沒有一種技術(shù)能夠滿足所有的需求。FinFET幾乎走到了盡頭，接棒的GAA-FET在制造方面的挑戰(zhàn)屢見不鮮，而且成本太高，有多少代工廠能負擔得起尚不可知。不過，幸運的是，這并不是唯一的選擇。圍點打援似乎也是可以接受的選擇：納米片、先進封裝和新的器件架構(gòu)，可以肯定都將有助于行業(yè)趕上摩爾定律的腳步.