SDRAM(Synchronous Dynamic Random Access Memory，同步動態(tài)隨機存取存儲器)是一種儲存外界訊號和數(shù)據(jù)的設備，主要用來存取具有實時要求的程序。能夠根據(jù)外界訊號實時以某種以固定時間間隔規(guī)律向外供應數(shù)據(jù)。它是指不包括DRAM(一種半導體元件)在內的存儲器，可以給處理器(CPU)同步提供內存數(shù)據(jù)。

SDRAM不同于DRAM，是一種芯片結構，可以與處理器(CPU)同步工作，即同步外部時鐘。它也與SDRAM有著極大的區(qū)別：如果要使DRAM的內容保持有效，那么必須要不斷地更新存儲空間中的數(shù)據(jù)。但是SDRAM是有刷新時鐘，因此可以保持數(shù)據(jù)的準確性而不需要每隔一定的時間對數(shù)據(jù)進行刷新。

另外，SDRAM具有以下優(yōu)點：

1. SDRAM是一種高速存儲技術，它可以提升計算機的性能和運行速度，大大提高計算機處理器(CPU)更多任務的能力。

2. SDRAM方案的容量可以擴大幾十倍，并可超出DRAM容量的上限。

3. SDRAM的讀取速度也是比較快的。

4. SDRAM的能量效率很高，可以長時間的保持數(shù)據(jù)的有效性，不需要每次頻繁的讀取數(shù)據(jù)。

5. SDRAM省電，可以更好的完成復雜操作，而且不會消耗太多的電力。

綜上所述，SDRAM是一種具有高速、高容量、高效率、節(jié)能等特點的動態(tài)存儲器。它既能提高計算機的速度，還能減少計算機本身的功率消耗。

在PAL→VGA的實時視頻采集系統(tǒng)中，由于視頻數(shù)據(jù)流的數(shù)據(jù)量大、實時性要求高。SDRAM作數(shù)據(jù)緩存不僅具有大容量和高速度的特點，而且在價格和功耗方面也占有很大的優(yōu)勢。SDRAM控制較復雜，需要處理預充、刷新、換行等操作，因此設計SDRAM 控制器來完成和SDRAM的接口是相當必要的。高速大容量的存儲器作為圖像數(shù)據(jù)的緩存，為了保證數(shù)據(jù)流的連續(xù)性，實時視頻采集系統(tǒng)通常采用通過對兩片SDRAM的乒乓操作來完成圖像數(shù)據(jù)的緩存。SDRAM是高速設備，工作頻率上限最高可以達到166 MHz，該系統(tǒng)中前端圖像采集模塊的像素時鐘為27 MHz，后端VGA顯示的像素時鐘為31.5 MHz。本文介紹了一種使用1片SDRAM的不同BANK進行乒乓操作，且相對容易實現(xiàn)的SDRAM控制器設計方法。

1 SDRAM基本操作原理

SDRAM的主要操作包括初始化、讀寫訪問、刷新、激活、預充電等。以MICRON公司的MT48LC4M3282(1M×32 b×4 BANKS)為例，簡要介紹一下SDRAM的操作。

如圖1所示，SDRAM的初始化操作過程如下：

(1)在電源管腳上電(電壓不得超過標稱值的0.3 V)并且時鐘穩(wěn)定后經過200μs延遲，執(zhí)行一次空操作命令(該命令在延遲周期的后期發(fā)出)且保持時鐘使能信號為高;

(2)對所有的BANK進行預充電，所有的BANK都進入空閑狀態(tài);

(3)預充電后執(zhí)行兩個自動刷新命令，等待八個刷新周期完畢;

(4)發(fā)出模式設置命令來設置模式寄存器。由于上電后模式寄存器的狀態(tài)是不確定的，所以在進行SDRAM操作之前一定要先設置模式寄存器。模式寄存器設置 值如圖2所示。

對SDRAM的讀寫訪問先要以激活命令選擇具體的BANK和行，地址線BA1/BA0用來選擇BANK，A0～A11用來選擇所要訪問的行;然后發(fā)出讀或 寫命令，地址線A0～A7用來選擇所要訪問的起始列。在讀命令發(fā)出后，要等待一個CAS延遲時間，有效數(shù)據(jù)才會出現(xiàn)在數(shù)據(jù)總線上，CAS延遲時間可以設置 為2或3個時鐘。在寫命令發(fā)出后，不需要等待CAS延遲時間有效數(shù)據(jù)會立即出現(xiàn)在數(shù)據(jù)總線上。對SDRAM的讀寫操作一般以突發(fā)模式進行，突發(fā)長度可以設 置成1，2，4，8以及全頁，常用的長度為8個。該系統(tǒng)的CAS延遲時間設置為2，突發(fā)長度為1。

SDRAM的存儲單元可以理解為一個電容，總是傾向于放電，必須有定時的刷新周期以避免數(shù)據(jù)丟失。只要保證在64 ms時間內所有有效數(shù)據(jù)行都完成刷新就可以保證數(shù)據(jù)不丟。SDRAM提供兩種類型的刷新模式：自動刷新和自刷新。在該系統(tǒng)中，前端PAL制式信號一幀的時 間為40 ms，因此SDRAM的同一地址讀寫操作的時間相隔為40 ms。又由于系統(tǒng)為實時視頻采集系統(tǒng)，前端采集的視頻數(shù)據(jù)是連續(xù)不斷的，所以該系統(tǒng)不需要進行刷新操作即可保證數(shù)據(jù)不丟。

2 SDRAM控制器的設計實現(xiàn)

在實時視頻采集系統(tǒng)中，為了保證數(shù)據(jù)的穩(wěn)定和連續(xù)性，通常采用的方法是對存儲器進行乒乓操作。一般所指的乒乓操作針對兩片存儲器芯片，如圖3所示，其原理 是通過控制模塊對兩片存儲器分別做讀寫操作，寫存儲器滿時控制模塊發(fā)出交換命令，切換兩片存儲器的操作狀態(tài)。

該系統(tǒng)采用的是一片SDRAM實現(xiàn)乒乓操作。設計時是利用SDRAM的不同BANK間的存取操作來實現(xiàn)乒乓操作。由于SDRAM總共有4個BANK，所以 讀取第一幀圖像時使用SDRAM的1，2 BANK為讀緩存，3，4 BANK為寫緩存。第二幀圖像時SDRAM的3，4 BANK切換為讀緩存，1，2 BANK切換為寫緩存。采用一幀圖像讀寫完畢作為切換標志反復切換讀寫緩存，就充分利用SDRAM的不同BANK來實現(xiàn)乒乓操作。另一方面由于SDRAM 的數(shù)據(jù)線和地址線只有1組，所以實際控制的時候讀寫操作是不能同時進行的。設計中考慮到SDRAM的工作頻率與前端圖像采集的像素頻率以及后端VGA顯示 的像素頻率相比要高得多，因此將讀寫操作利用時分的方式分開控制。所以在控制器中設計了一個指令計數(shù)器(Countcmd)，通過計數(shù)的方式來切換讀寫操 作。只要選取適當?shù)腟DRAM工作頻率以及指令計數(shù)器的規(guī)定值就可以完成SDRAM讀寫操作的連續(xù)切換。實際設計中采用的SDRAM工作頻率為100 MHz，指令計數(shù)器的規(guī)定值為240。SDRAM控制器狀態(tài)轉換概圖如圖4所示。

SDRAM控制器的具體狀態(tài)轉換流程如下：首先初始化SDRAM，然后向SDRAM的1，2 BANK寫入第一幀圖像，當?shù)谝粠瑘D像寫入完畢后進入乒乓操作階段。此時SDRAM的1，2 BANK為讀緩存，3，4 BANK為寫緩存。

首先進入讀緩存激活行，開始讀操作，讀操作開始的同時啟動指令計數(shù)器。此時每執(zhí)行一條指令(包括讀指令，空操作指令，不包括預充電指令和行激活指令)，指 令計數(shù)器自加1，當指令計數(shù)器到達規(guī)定值時將指令計數(shù)器清0并切換到寫狀態(tài)。進入寫狀態(tài)前先判斷寫緩存的行激活標志，如果沒有激活，先執(zhí)行行激活，然后開始寫操作，如果已經激活則直接開始寫操作。寫操作開始的同時啟動指令計數(shù)器。此時和讀狀態(tài)時一樣，每執(zhí)行一條指令，指令計數(shù)器自加1，當指令計數(shù)器到達規(guī)定值時同樣將指令計數(shù)器清0后切換到讀狀態(tài)。如此反復切換操作，直至讀完一幀或者寫滿一幀。如果是讀完一幀，則判斷寫緩存中一幀寫滿沒有。如果已經寫滿，則進入讀寫B(tài)ANK切換狀態(tài)。如果沒有，則進入寫狀態(tài)并不再切換讀寫狀態(tài)，一直保持寫狀態(tài)直至寫滿一幀為止，然后進入讀寫B(tài)ANK切換狀態(tài)。如果是寫滿一 幀，則同理于讀完一幀的情況，首先判斷讀緩存中讀完一幀沒有，然后根據(jù)判斷結果進行操作，最后進入讀寫B(tài)ANK切換狀態(tài)。在讀寫B(tài)ANK切換狀態(tài)中，讀緩 存切換為3，4 BANK，寫緩存切換為1，2 BANK。反復上述操作步驟，就可以完成使用一片SDRAM不同BANK的乒乓操作。整個SDRAM控制器在Altera的QuartusⅡ7.2環(huán)境下采用Verilog設計完成，然后在ModelSim SE 6.0環(huán)境下仿真通過。隨后通過Altera的QuartusⅡ7.2進行綜合和布局布線，并最終在Al-teraCyclone系列FPGA芯片 EP1C6Q240C8上完成。所設計的SDRAM控制器在PAL→VGA的實時視頻采集系統(tǒng)中調試通過，能夠實現(xiàn)圖像數(shù)據(jù)的存儲和讀取，完全滿足系統(tǒng)的要求。

SDRAM上電初始化

上電后，沒有任何時序上的操作，只需要延時100us(手冊上要求最小為100us)，使輸入輸出電平達到穩(wěn)定,即可，在此期間，發(fā)送的命令最好為NOP。

這里初始化包括了初始化和加載模式寄存器，我認為初始化，就是加載模式寄存器。

“(1)模式寄存器

模式寄存器的定義如下，通過地址線給出，每位都有其具體的含義。

0-2 bit：定義突發(fā)長度，每給一個讀/寫命令后，輸出/輸入的數(shù)據(jù)大小

4-6bit :定義潛伏期，發(fā)出讀命令后，延時多少個周期給讀數(shù)據(jù)，僅對讀操作有效

10-12bit: 保留，始終置高即可

其余位始終保持為0即可。模式寄存器的內容就這么多。

在高速實時或者非實時信號處理系統(tǒng)當中，使用大容量存儲器實現(xiàn)數(shù)據(jù)緩存是一個必不可少的環(huán)節(jié)，也是系統(tǒng)實現(xiàn)中的重點和難點之一。SDRAM(同步動態(tài)隨機訪問存儲器)具有價格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點，從而成為數(shù)據(jù)緩存的首選存儲介制裁。但是SDRAM存儲體結構與RAM有較大差異，其控制時序和機制也較復雜，限制了SDRAM的使用。目前，雖然一些能家長微處理器提供了和SDRAM的透明接口，但其可擴展性和靈活性不夠，難以滿足現(xiàn)實系統(tǒng)的要求，限制了SDRAM的使用。

在詳細闡讀SDRAM數(shù)據(jù)文檔的前提下，參考ALTERA公司的IP core,利用可編程器件(CPLD,FPGA)設計了一種通用的SDRAM控制器。它具有很高的靈活性，可以方便地和其它數(shù)據(jù)采集分析系統(tǒng)中，如圖1所示。在該系統(tǒng)中，以SDRAM存儲陣列緩存中頻來的高速數(shù)據(jù)。存滿后，數(shù)據(jù)被慢速讀出至數(shù)據(jù)處理模塊。